NAND MCP 电路设计指南

Multi-Chip Package 多芯片合封存储 · Raw NAND die + LPDDR die · ONFI / Toggle + LPDDR2/3/4 · eMCP / ePOP / uMCP 形态 ｜ 编制日期 2026-09-21 ｜ 版本号 Rev 1.0

0 · 文档说明

适用范围

• 本文针对 NAND MCP（Multi-Chip Package，多芯片合封存储）的硬件电路设计：在同一颗 BGA 封装内同时集成 Raw NAND die（无控制器）与 LPDDR / LPDDR2 / LPDDR3 / LPDDR4 DRAM die，对外引出两套彼此独立的并行总线。
• 覆盖常见组合：4 Gb SLC NAND + 2 Gb LPDDR2 x32、8 Gb + 4 Gb、16 Gb + 8 Gb；封装 BGA 100 / 130 / 136 / 153 / 162 / 169 / 221 / 254 ball，pitch 0.5 mm / 0.4 mm。
• 同时覆盖衍生形态：eMCP（eMMC + LPDDR，内部有控制器）、ePOP（叠在 AP 上方）、uMCP（UFS + LPDDR）。
• 内容包含：选型对比、封装球位、接口协议、多电源轨设计、典型电路、多 die / 多 CE 拓扑、Layout、SI、可靠性、生产、排查与检查清单。
• 不包含：FTL / 磨损均衡算法实现、DRAM 控制器 IP 设计、具体厂商寄存器全表。所有电气参数、时序、球位定义一律以目标型号 datasheet 为准，本文数值为典型工程取值。

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1 · 器件基础

NAND MCP 是典型的 SiP（System in Package）：封装内两颗（或更多）裸片通过金线或 TSV 互连到同一基板，对外呈现为一个 BGA 器件、两套总线。

1.1 定位与选型对比

常见容量组合示例

注：上表组合为市场常见配置的示例，具体型号、die 数量、页面大小与 ECC 要求以厂商选型手册与 datasheet 为准。

芯天下 XTX 对应料号：4 Gb + 2 Gb 组合 → XT61M4G8D2TA-B8BEA（MP，BGA-162 8×10.5×1.0 mm，1.7~1.9 V）；2 Gb + 2 Gb → XT61M2G8D2TA-B8BEA（MP）；2 Gb + 1 Gb → XT61M2G8C2TM-B8BEA（MP）；1 Gb + 1 Gb → XT61M1G8C2TM-B8BEA（MP）。另有 XT63M4G8E6MU-CDBIA（eMCP 形态，BGA-149 8×9.5×0.8 mm，SS 状态）。XTX MCP 均为 1.7~1.9 V 单 IO 电平，电源轨较 3.3 V + 1.8 V 方案更简化。

电路图对应关系：上表中 DRAM 部分为 LPDDR2 / LPDDR3 的行 → 原理图照 4.2 节（图 4-2）；为 LPDDR4 / 4X 的行 → 原理图照 4.3 节（图 4-3）。两者的 NAND 侧完全相同，差异只在 DRAM 侧总线结构与电源树，见 4.5 节差异速查表。

1.2 封装与球位定义

NAND MCP 的球位排布没有跨厂商统一标准，但几乎所有厂商都遵循"分区集中"原则：NAND 接口球集中在封装一侧，DRAM 接口球集中在另一侧，电源与地穿插在中间与外围。设计前必须逐球核对 datasheet 的 ball map。

关键球位信号清单（按功能分组，名称随厂商略有差异）

1.3 关键电气参数

2 · 接口与协议

NAND MCP 对外是两套完全独立、互不复用的并行总线：一套走 ONFI / Toggle 协议的 Raw NAND 接口，一套走 JEDEC LPDDR 协议的 DRAM 接口。两者时序域不同、电源域不同、Layout 约束也不同。

2.1 NAND 侧：ONFI / Toggle 异步与同步模式

ONFI 异步模式关键时序参数（示例，tRC 模式 5 / EDO 关闭）

# 异步 SDR 接口关键时序（典型值，单位 ns，务必以目标 datasheet 为准）
tRC   (读周期时间)        min  25      -> 决定异步模式上限速率
tREA  (RE# 低到数据有效)  max  20      -> 主机采样窗口的关键参数
tRP   (RE# 脉冲宽度)      min  12
tREH  (RE# 高电平保持)    min  10
tWC   (写周期时间)        min  25
tWP   (WE# 脉冲宽度)      min  12
tWH   (WE# 高电平保持)    min  10
tCLS  (CLE 建立)          min  12      -> CLE/ALE 相对 WE# 上升沿
tCLH  (CLE 保持)          min   5
tALS  (ALE 建立)          min  12
tALH  (ALE 保持)          min   5
tDS   (数据建立)          min  12
tDH   (数据保持)          min   5
tCS   (CE# 建立)          min  20      -> CE# 拉低到第一个 WE#/RE# 之间
tCH   (CE# 保持)          min   5
tWB   (WE# 高到 R/B# 低)  max 100      -> 等待 busy 的超时依据
tR    (页读阵列时间)      max  60 us   -> 4 KB page 典型值
tPROG (页编程时间)        typ 350 us   -> SLC 典型；MLC/TLC 更长
tBERS (块擦除时间)        typ  3 ms    -> SLC 典型；MLC 5~10 ms

# 同步 NV-DDR2 关键时序（示意）
tCK   (时钟周期)          min   5 ns   -> 200 MT/s（DDR）
tDQSCK (DQS 相对 CK 偏移) ±0.35 tCK
tDQSQ (DQS 到 DQ 偏移)    max 0.18 tCK
tQHS  (DQ 保持)           min 0.15 tCK

2.2 DRAM 侧：LPDDR2 / LPDDR3 / LPDDR4 接口

2.3 多 CE、R/B# 与命令集要点

标准 NAND 命令集（ONFI 兼容）

R/B# 的三种处理方式

2.4 带宽计算

# ---------- NAND 侧带宽 ----------
# 异步 SDR（ONFI 异步模式）
BW_async = 8 bit / tRC
         = 8 / 25 ns            = 320 Mbit/s = 40 MB/s   (理论峰值)
# 扣除地址/命令周期开销（约 25%~35%）：
BW_async_eff ≈ 40 × 0.7         ≈ 28 MB/s

# 同步 NV-DDR2（DDR，x8）
BW_ddr2 = (MT/s × 2) × 8 / 8
        = (200 × 2) × 8 / 8     = 400 MB/s             (理论峰值)
# 扣除 tR 阵列时间（4 KB page：tR=60 us，传输 400 MB/s 下只需 10 us）
# 有效带宽受 tR 主导：
BW_ddr2_eff ≈ 4096 B / (60 us + 10 us) ≈ 58 MB/s       (单 CE 无 interleave)
# 4 CE interleave（tR 重叠）：
BW_ddr2_eff_4ce ≈ 4096 B / 60 us × 4 ≈ 273 MB/s

# 结论：NAND 侧的真实瓶颈是 tR（阵列读出时间）而不是接口速率。
#       提升带宽最有效的手段是【多 CE interleave】而不是提高接口时钟。

# ---------- DRAM 侧带宽 ----------
BW = 数据速率(MT/s) × 总线宽度(Byte) × 效率因子
LPDDR3-1866, x32 : 1866 × 4 × 0.80 = 5971 MB/s ≈ 5.8 GB/s
LPDDR4-3733, x32 : 3733 × 4 × 0.75 = 11199 MB/s ≈ 11.2 GB/s
# 效率因子：随机访问 0.5~0.7，顺序访问 0.8~0.9，读写切换频繁 0.6~0.7

3 · 电源设计

NAND MCP 至少有 3 组独立电源轨（NAND core、NAND I/O、DRAM core/IO），LPDDR4 配置下可达 4~5 组。电源设计是 MCP 方案最容易出问题的环节。

3.1 多电源轨与容差

3.2 去耦电容配置

# 去耦电容有效性核对（工程速算）
# 目标阻抗法：Z_target = (V_ripple_max / I_transient_max)
# 例：VDD2 = 1.2 V，允许纹波 ±3% = 36 mV，瞬态电流 0.5 A
Z_target = 36 mV / 0.5 A = 72 mΩ
# 单颗 0402 0.1 µF（X5R，6.3 V）在 100 MHz 处的阻抗约 60~90 mΩ
# 4 颗并联 => 15~22 mΩ，满足 72 mΩ 目标且有 3 倍余量 ✓
#
# 电容自谐振频率（含 0.5 nH 安装电感）估算：
#  0402 100 nF  -> ~25 MHz
#  0402  10 nF  -> ~70 MHz
#  0201 100 nF  -> ~35 MHz   (更低 ESL，0805 不推荐用于高频去耦)
# 因此：高频段用多颗小容值并联，而不是一颗大容值。

# 布局硬约束：电容到电源球的总回路长度（含两个过孔）
#  目标 < 60 mil (1.5 mm)   -> 0.4 mm pitch 器件几乎必须放在 BGA 背面正下方
#  上限 < 120 mil (3.0 mm)  -> 超出后高频去耦基本失效

3.3 上电 / 掉电时序

# ============ 上电约束（驱动 / 原理设计需要满足） ============
# --- 电源轨顺序 ---
# 1) VCC  (NAND core)      先上电
# 2) VCCQ (NAND I/O)       与 VCC 同时或延后 0~<tVCCQ_DELAY>，且全程 VCCQ <= VCC
# 3) VDD1 (DRAM core)      1.8 V
# 4) VDD2 (DRAM 阵列)      1.2 V，不得先于 VDD1
# 5) VDDQ (DRAM I/O)       1.2 V / 1.1 V，不得先于 VDD2
#
# --- 关键时间参数（典型，务必以 DS 为准） ---
tVR     : VCC 上升时间        典型 0.1 ~ 10 ms（过快需评估浪涌）
tVCCQ_D : VCCQ 相对 VCC 延迟  0 ~ 1 ms，且不得出现 VCCQ > VCC + 0.5 V
tRP     : RESET# 保持低电平   min 200 µs（自电源稳定起算）
tXSR    : RESET#↑ 到 CKE↑    min 5 µs（LPDDR2/3 典型值）
tINIT   : CKE↑ 到首个命令     min 200 µs（含模式寄存器写入完成）
tCKSTB  : CK 稳定时间         min 200 个时钟周期（CKE 拉高之前）
tMRD    : 模式寄存器写入间隔  min 4 个时钟周期（背靠背 MRS 之间）
tZQINIT : ZQ 初始化校准       min 512 个时钟周期（LPDDR3），期间不可访问
tDLLK   : DLL 锁定            min 512 个时钟周期（若使能 DLL）
#
# --- 伪代码：DRAM 初始化序列（示意） ---
# power_on:
#   assert RESET# = 0; CKE = 0
#   enable VCC -> VCCQ -> VDD1 -> VDD2 -> VDDQ
#   wait until all rails within tolerance          # 监测 PGOOD
#   wait 200 us                                    # tRP
#   deassert RESET#  (RESET# = 1)
#   start CK; wait 200 clock cycles                # tCKSTB
#   wait 5 us                                      # tXSR
#   CKE = 1
#   wait 200 us                                    # tINIT
#   ZQCL (ZQ calibration long); wait tZQINIT       # 512 tCK
#   MRS (write MR1/MR2/MR3 ...); wait tMRD each
#   DRAM ready
#
# --- NAND 侧初始化 ---
#   NAND RESET (FFh) -> wait tRST (max 5 us / 1 ms for some devices)
#   READ ID (90h/00h) -> 校验厂商与器件 ID
#   READ PARAMETER PAGE (ECh) -> 取 page/block 大小、ECC 要求、支持的时序模式
#   SET FEATURES (EFh) -> 若需要切 NV-DDR2/3，配置 timing mode + 驱动强度 + ODT
#   GET FEATURES (EEh) -> 回读确认切换成功
#   建立坏块表（扫描每个 block 的 OOB 首/次页坏块标记）

3.4 低功耗与掉电保护

# 掉电保持时间估算（VDD2 = 1.2 V 轨）
# 允许从 1.20 V 跌到 1.14 V（-5%），期间需完成 1 页编程 + 映射表回写
# 所需能量：E = 0.5 × C × (V1^2 - V2^2)
# 例：C = 220 µF，V1 = 1.20 V，V2 = 1.14 V
E = 0.5 × 220e-6 × (1.44 - 1.2996) = 1.544e-5 J  → 太小，应按恒流模型算：
t_hold = C × ΔV / I = 220e-6 × 0.06 V / 0.3 A = 44 µs   <- 远远不够！
# 结论：低压轨储能毫无意义，储能必须做在【系统主电源（如 3.7 V 电池或 5 V/12 V 输入）】上：
# 例：输入端 5 V，允许跌到 3.3 V（下游 BUCK 仍能工作），负载 1.5 W
t_hold = C × ΔV × V_avg / P = 470e-6 × 1.7 × 4.15 / 1.5 ≈ 2.2 ms
# 若需 10 ms：C ≈ 2200 µF（或用超级电容 0.1~0.22 F）
#
# 硬件设计要点：
#  · 储能电容放在【BUCK 输入端】而不是输出端
#  · 配合理想二极管 / 负载开关防止电流倒灌到前级
#  · 掉电检测中断必须接到 SoC 的【不可屏蔽或最高优先级】中断源

4 · 典型应用电路

NAND MCP 的 DRAM 代际直接决定电源轨数量、总线结构、外围电阻与 Layout 公差，因此本节把电路拆成两套独立图纸：4.2 节为 NAND + LPDDR2 / LPDDR3（x32 单通道、VDDQ 1.2 V、外部 VREF、外接 ZQ 240 Ω），4.3 节为 NAND + LPDDR4 / LPDDR4X（双通道 2×x16、VDDQ 1.1 V、VREF 与 ZQ 均内建）。两者的 NAND 侧完全相同，差异全部集中在 DRAM 侧与电源树。

4.1 电源树与去耦

4.2 NAND + LPDDR2 / LPDDR3 应用电路（x32 单通道）

这是目前 出货量最大、设计门槛相对较低的 MCP 形态：NAND die 走 ONFI / Toggle 异步或 NV-DDR2 同步接口，DRAM die 为 LPDDR2 或 LPDDR3，x32 单通道点对点。电源为 4 轨 + 1 路 VREF；DRAM 侧有独立 ODT 引脚，VREF 由外部电阻分压提供，ZQ 需外接 240 Ω ±1%。

4.3 NAND + LPDDR4 / LPDDR4X 应用电路（双通道 2×x16）

高性能形态：DRAM die 为 LPDDR4 / LPDDR4X，内部拆成两个完全独立的 x16 通道（ChA / ChB），每通道各有自己的 CK、CKE、CS# 与 CA 总线。电源升为 5 轨（另加可选 VPP 2.5 V）；VREF 内建靠 MR 训练、ZQ 内建通常不外接电阻、ODT 走 CA 总线配置而不再有独立引脚。代价是 0.4 mm pitch 强制 HDI、等长公差收紧到 ±5 mil、主控必须支持完整训练流程。

4.4 逐网络说明

4.4.1 NAND 侧网络（两配置完全相同）

4.4.2 DRAM 侧网络（按 DRAM 代际分列）

4.5 NAND + LPDDR2/3 与 NAND + LPDDR4/4X 关键差异速查