UCIe 芯粒互联市场调研报告
2026 年版 · 数据窗口 2025 全年—2026 H1 · 以 Chiplet 封装器件当量为分母的板上存储净增量机会分析 ｜ 编制日期 2026-09-21 ｜ 版本号 Rev 1.0
这份报告里最容易出错的地方是分母，所以先把它讲死。UCIe（Universal Chiplet Interconnect Express）是一个 die-to-die 接口标准，不是一颗芯片，也不是一张卡。它定义的是 PHY、边带、die-to-die 适配层与协议映射（PCIe / CXL / Streaming），链路初始化靠寄存器与边带完成，链路训练参数存在发起端 die 的寄存器里——UCIe 链路本身一颗 NOR 都不挂。用「Chiplet 市场规模 225.8 亿美元」当分母会更离谱：那笔钱里绝大部分是 IP 授权费、EDA 工具与封装服务费，一分钱也不会流到 NOR 上。本报告的分母是「采用 Chiplet 多 die 封装的算力器件当量」（2026E 约 2890 万颗测算），测算的是这些器件所在板卡上，芯粒化带来的非易失存储净增量。注意「净增量」三个字：一张加速卡上的 BMC 固件 NOR、VBIOS NOR 已经算在 HBM 与 GPU 两份报告里，本报告若再算一遍就是重复计算。容量单位一律用 bit（Mb / Gb），只有 eMMC 按 byte（GB）标注。
① 封装内放不进独立封装的 NOR。Chiplet 封装（CoWoS / EMIB / Foveros / XDFOI）里是裸 die，贴不了一颗已经封装好的 WSON8 8×6 mm 或 SOP8 208mil。各 die 的启动固件与安全根密钥只能由 die 内置 OTP 或 eFlash 承担，XTX 没有这类产品，而且这不是靠投入能补的——这是先进封装的物理约束。② UCIe 3.0 的「早期固件下载」是承认约束，不是创造机会。它做的事是通过管理网络把固件从封装外推送进各 die，方向对 XTX 有利，但同一套管理面也让芯片厂「把固件收进更大容量的内置 eFlash」变得更容易——这是本报告最大的下行风险。③ 分母里 65.7% 是服务器 CPU，而 CPU 的芯粒化增量极小。AMD EPYC 与 Intel Xeon 6 的多 die 化主要增加的是 BIOS 里的拓扑描述与核心位图，折合净增量只有 2.8 元/颗；真正有价值的是 AI 加速器（12.6 元/颗）与国产平台（15.2 元/颗），这两块加起来只占分母的 23.7%。
0 · 什么是 芯粒互联 UCIe
UCIe 不是一个产品，而是把一颗大芯片拆成多颗小 die 之后、让这些 die 在同一个封装里互相说话的开放 die-to-die 互连标准。它的定义特征是标准而非芯片、封装内而非板级、净增量而非全量——后两点直接决定了本报告的分母口径。本节先把概念、分层与单器件器件结构讲清，第 3 章起只算芯粒化带来的净增量。
0.1 一句话定义
UCIe = die-to-die 物理层（PHY）+ 边带（Sideband）+ die-to-die 适配层 + 协议映射（PCIe / CXL / Streaming），是由 Intel、AMD、台积电、三星、Arm、Marvell、Cadence、Synopsys、NVIDIA、高通等 12 家 promoter 董事级成员主导的开放芯粒互连规范。它做的事只有一件：让不同工艺、不同厂商的裸 die 装进同一个封装后，还能像一颗芯片一样协同工作。技术
按采用 Chiplet 多 die 封装的器件类型分成五档，这也是本报告分母（2026E 约 2890 万颗）的构成：① 服务器 CPU 1900 万颗、占 65.7%，渗透率已近饱和但净增量只有 2.8 元/颗；② AI 加速器 620 万颗、占 21.5%，渗透率 41%、净增量 12.6 元/颗，贡献 TAM 的 50%；③ 网络交换芯片 210 万颗、占 7.3%；④ 其他（FPGA / 车规 / 边缘） 95 万颗、占 3.3%；⑤ 国产 AI 芯片 65 万颗、占 2.2%，净增量最高（15.2 元/颗），因为更依赖外挂 NOR 而非封装内大容量 eFlash。
① PCIe / CXL：板级与机箱级的设备互连协议，UCIe 只是把它们映射到封装内的承载方式之一，两者属于不同层级，本报告不含；② NVLink / Infinity Fabric 等私有 D2D 互连：在 die-to-die 互连 IP 中占约 31.6%，且恰恰跑在价值最高、出货量最大的产品上，本报告作为竞争口径并列呈现、不计入 UCIe 份额；③ Chiplet 市场规模（225.8 亿美元）：绝大部分是 IP 授权费、EDA 工具与封装服务费，一分钱也不会流到 NOR 上，不能当分母。
0.2 与「上一代单 die 大芯片（Monolithic SoC）」的三点不同
| 对比维度 | 上一代单 die 大芯片 | 芯粒互联 UCIe |
|---|---|---|
| 芯片构成 | 全部功能做在一颗整片裸 die 上 | 计算、IO、存储等拆成多颗 die，再经 UCIe 在同一封装内互连 |
| 互联方式 | die 内总线，不存在 die 间接口开销 | PHY + 边带 + 适配层 + 协议映射；UCIe 3.0 将边带延伸至 100 mm |
| 制造与良率 | 单一先进工艺整片流片，面积越大良率与成本压力越大 | 不同 die 可分别选用合适工艺，良率与成本更可控——这是芯粒化的原始动因 |
| 固件存放 | 固件与安全根密钥放在片内自带存储里即可 | 封装内是裸 die，贴不了一颗已封装的 WSON8 8×6 mm 或 SOP8，只能靠 die 内置 OTP / eFlash |
| 板级 NOR 容量档 | 板级管理固件 NOR 64 Mb 起 | 管理固件 NOR 推到 128 Mb，统一固件镜像 256—512 Mb，遥测日志分区 512 Mb—1 Gb |
| 温度规格 | -40~+105 °C 为准入门槛 | -40~+105 °C 同样是要求，但可接受分级方案（加速卡与 51.2T 交换板级常年工作在 70—90 °C 风道） |
| 用户结果 | 单颗芯片的性能上限由光罩面积决定 | 用封装换算力规模，代价是固件与运维复杂度显著上升 |
这张表里最关键的一行是固件存放：CoWoS、EMIB、Foveros、XDFOI 这些 Chiplet 封装里是裸 die，各 die 的启动固件、安全根密钥与链路训练参数只能由 die 内置 OTP 或 eFlash 承担，XTX 在这个位置不是没拿到订单，而是根本没有位置——这是先进封装的物理约束，不是靠认证或降价能争取的。UCIe 链路本身也是一颗 NOR 都不挂：初始化靠寄存器与边带完成，配置参数存在对端 die 的寄存器里，用链路数当分母 TAM 会算出零。因此 XTX 能拿的只有封装外的板级三样——容量档上移、多 die 固件合并分区、按 die 分片的遥测日志分区，三项合计加权 5.41 元/颗，2890 万颗撑出 1.56 亿元的净增量 TAM，可覆盖 68.7%、SAM 1.07 亿元。事实
0.3 典型形态与代表产品
| 档位/形态 | 代表方案或产品 | 关键事实或数据 |
|---|---|---|
| 标准层 | UCIe 联盟（会员 140+，12 家 promoter 董事级） | 在 die-to-die 互连 IP 中占 53.4%；与 OCP ODSA 的 BoW、OpenHBI 及 Arm 主导的 FCSA 并列竞争 |
| 封装层 | CoWoS / EMIB / Foveros / XDFOI | 台积电 CoWoS 月产能 9 万片 → 年底 12 万片，2026 年出货 110 万片以上，NVIDIA 约 60%、Broadcom 约 15% |
| 器件层 · AI 加速器 | 多 die 加速卡（计算 die 拆分或计算 die + IO die） | 瑞银口径 2026 年全球加速卡约 1511 万张，逻辑侧真正多 die 约 41%；净增量 12.6 元/颗、占 TAM 的 50% |
| 器件层 · 国产平台 | 昇腾、寒武纪思元 690（双 die 封装）、壁仞 BR166 / BR2xx、摩尔线程、沐曦 | 净增量最高 15.2 元/颗；2026—2027 正处于平台定型期，是第一落点，窗口约 18 个月 |
| 规格演进 | UCIe 3.0：早期固件下载、运行时重校准、优先级消息走辅助信道 | 固件可从封装外的板级 NOR 推送进各 die（利好），但同一套管理面也让芯片厂更容易把固件收进内置 eFlash（风险） |
0.4 拆开看：一颗 Chiplet 器件的硬件构成
| 子系统 | 主芯片 | 存储 | 电源与驱动 | XTX 能否覆盖 |
|---|---|---|---|---|
| 封装内 · die 内置存储 | 各计算 die、IO die | die 内集成 OTP（安全根密钥、Chiplet ID、生命周期状态）与 eFlash（启动固件、微码、链路训练参数） | 封装内无独立供电域，随 die 供电 | 不可覆盖（结构性：无此产品线，且是先进封装的物理约束） |
| 封装外 · 板级管理控制器 | 板级管理控制器 / 时序控制器 | SPI NOR 64—128 Mb：初始化固件、多 die 上电与复位时序表、链路训练参数 | 板上多路 VRM 与上电时序链 | 可覆盖（128 Mb 严格 MP 18 款、可选型 20 款，其中 5 款达 -40~+105 °C） |
| 封装外 · 多 die 固件仓库 | 由板级管理控制器经 SPI 访问 | SPI NOR 128—512 Mb：各 die 固件副本、die-to-die 拓扑描述表、A/B 双备份 | 与板级管理控制器共用电源域 | 可覆盖（容量、量产、温度三项同时站得住的一档） |
| 封装外 · 遥测日志分区 | 管理控制器 + BMC | SPI NAND 512 Mb—1 Gb：按 die 分片的温度、电压、链路误码与重训事件 | 由 BMC 电源域供给 | 部分可覆盖（可选型 15 款硬件够用，缺 FTL 与坏块管理软件栈、BMC / OpenBMC 驱动验证） |
| 封装外 · 板卡标识 | FRU 资产信息与内存 SPD | I²C EEPROM | 由板卡待机电平供给 | 不可覆盖（需字节级改写，NOR 扇区擦除在寿命与软件栈上均不成立） |
把这张表加总，UCIe 给 XTX 留出的全部空间都在封装外的板级，而且只有「净增量」能进 TAM——一张多 die 加速卡的板级非易失存储全量约 30.6 元，其中 18.0 元（BMC 固件 NOR、VBIOS NOR）已经在 HBM 与 GPU 两份报告中算过，芯粒化真正新增的只有容量档上移、多 die 固件合并分区、遥测日志分区三样。真正的威胁不是拿不到订单，而是 UCIe 3.0 把管理面标准化之后，芯片厂把固件整体搬进更大容量内置 eFlash 的路径变顺了：一旦主流加速卡在 2028 年前完成这一步，净增量 TAM 会被压掉一半以上。对冲办法不是降价，而是把价值锚在封装内做不到的两件事上——大容量遥测日志（eFlash 太贵）与现场可更换（封装内改不了）。测算
UCIe 对 XTX 是间接机会——链路本身不挂 NOR、封装内也放不进独立封装的器件，能拿的只有封装外板级的 64—128 Mb 与 128—512 Mb SPI NOR 及 512 Mb—1 Gb SPI NAND 遥测分区（加权 5.41 元/颗、SAM 1.07 亿元）；最大缺口是 die 内置 OTP / eFlash 这条结构性空白，第一落点应选正在定型的国产 Chiplet 平台而非已定点的海外体系。
1 · 摘要与核心结论
这一章把全文的结论压缩成八条。如果只看一页，看这一页。
1.1 核心结论
| # | 结论 | 关键依据 |
|---|---|---|
| 1 | UCIe 对 XTX 的机会是间接的，TAM 必须按「净增量」算，否则会虚高三到四倍。UCIe 链路本身不挂 NOR，封装内又贴不进独立封装的存储器件，所有机会都在封装外的板级。而板级存储的存量已经计入 HBM 与 GPU 两份报告，芯粒化真正新增的只有三样：容量档上移、多 die 固件合并分区、管理面遥测日志分区。三项合计加权 5.41 元/颗，2890 万颗分母撑出 1.56 亿元 的净增量 TAM，可覆盖 68.7%、SAM 1.07 亿元测算。 | 第 2.4 节分母论证；第 3.3 节测算 |
| 2 | 「封装内放不进 NOR」是一条物理约束，不是竞争失败——这句话决定了整个品类的机会边界。Chiplet 封装里是裸 die，贴不了一颗已经封装好的 WSON8 8×6 mm 或 SOP8 208mil。各 die 的启动固件、安全根密钥与配置参数只能由 die 内置 OTP 或 eFlash 承担，XTX 没有这类产品，也不可能通过认证或降价去争取。把它写成「可争取但需投入」会误导产品规划。 | 第 3.2 节器件拆解；第 10.5 节缺口表 |
| 3 | UCIe 3.0 的管理面是把双刃剑：它把固件来源推向板级，也把固件存放推向封装内。UCIe 3.0 新增早期固件下载、运行时重校准、优先级消息走辅助信道、边带延伸至 100 mm，前一项意味着固件可以从封装外的板级 NOR 推送进各 die机会，但整套管理面标准化之后，芯片厂把固件搬进更大容量内置 eFlash 的动力同样更强风险。这个方向的摇摆，是本报告 1.56 亿元 TAM 最大的不确定性来源。 | 第 4.5 节管理面演进；UCIe 联盟 Chiplet Summit 2026 口径 |
| 4 | 分母里最大的一块（服务器 CPU，65.7%）恰恰是最不值钱的一块。AMD EPYC、Intel Xeon 6 与 ARM 服务器 CPU 几乎 100% 是 Chiplet 架构，但 CPU 的多 die 化对板级存储的增加很有限：BIOS 从 256 Mb 推到 512 Mb，多的是拓扑描述与核心位图，净增量 2.8 元/颗。按 1900 万颗算，这一档贡献 5320 万元、占 TAM 的 34%——量大而单价低，是典型的「分母撑场面」。 | 第 3.1 节出货拆解；第 3.3 节 TAM 分档 |
| 5 | AI 加速器档才是价值所在：占分母 21.5%，贡献 TAM 的 50%。多 die 加速卡把板级管理固件 NOR 从 64 Mb 推到 128 Mb、统一镜像推到 256—512 Mb，再加上遥测日志分区，净增量 12.6 元/颗。这一档的供给也最匹配：128 Mb 严格 MP 18 款、可选型 20 款、其中 5 款达 -40~+105 °C，是本品类容量、量产、温度三项同时站得住的唯一一档。 | 第 3.2 节；第 5.2 节供给与温度对照 |
| 6 | 遥测日志分区是芯粒化唯一「从无到有」的槽位，值得为它投软件而不是投硅。UCIe 规范要求按 die 持续上报温度、电压、链路误码与重训事件，单 die 时代这些数据写进主控日志就够，多 die 时代需要独立的持久化分区且要按 die 分片。SPI NAND 512 Mb—1 Gb 命中 33 款、可选型 15 款，硬件完全够用，缺的是 FTL 与坏块管理软件栈，以及 BMC / OpenBMC 驱动验证。这是「可争取但需投入」，与封装内 OTP 那种结构性缺口性质完全不同。 | 第 4.5 节；第 10.5 节缺口表 |
| 7 | 温度规格仍是硬门槛，而最值钱的两个档恰好最缺温度。64—128 Mb 档可选型 39 款、标称 -40~+105 °C 的只有 5 款；256 Mb 档可选型 7 款、105 °C 为 0。而加速卡与交换机的板级管理芯片常年工作在 70—90 °C 风道里，高端加速卡的板级环境温度早已越过 85 °C。补 128 Mb 与 256 Mb 的 -40~+105 °C，是本品类性价比最高的产品动作。 | 第 5.2 节；第 6.3 节选型要点 |
| 8 | 切入上不要碰已定点的 NVIDIA / Broadcom 体系，第一落点是正在定型的国产 Chiplet 平台。昇腾、寒武纪（思元 690 双 die 封装）、壁仞（BR166 / BR2xx 芯粒架构）、摩尔线程、沐曦在 2026—2027 正处于平台定型期，且供应链自主可控诉求最强。国产 AI 芯片档的净增量是所有档里最高的（15.2 元/颗），因为国产平台更依赖外挂 NOR 而非封装内大容量 eFlash。但窗口只有 18 个月——过了定型期就只能做替换。 | 第 2.5 节下游格局；第 11.2 节分阶段建议 |
1.3 图表索引
| 图 1 | 全球 Chiplet 市场规模多口径并列 | 2.1 | 图 2 | UCIe 单通道数据速率演进 | 2.1 |
| 图 3 | Chiplet 市场增速口径分歧 | 2.2 | 图 4 | die-to-die 互连 IP 口径份额 | 2.3 |
| 图 5 | 分母构成：Chiplet 封装算力器件当量 | 2.4 | 图 6 | 2026E AI 加速器出货（按设计方） | 2.5 |
| 图 7 | 芯粒化渗透率：分器件类型 | 3.1 | 图 8 | 芯粒化带来的板级 NOR 容量档上移 | 3.2 |
| 图 9 | 单器件芯粒化净增量价值构成 | 3.3 | 图 10 | 芯粒化存储净增量 TAM 分档 | 3.3 |
| 图 11 | Chiplet 板卡电源与驱动器件用量 | 3.4 | 图 12 | UCIe 代际：速率与边带距离 | 4.1 |
| 图 13 | 多 die 化带来的 NOR 容量档迁移 | 4.3 | 图 14 | UCIe 管理面：固件来源的封装内外占比 | 4.5 |
| 图 15 | XTX NOR 各容量档供给与 105 °C 覆盖 | 5.2 | 图 16 | 单器件存储价值：芯粒化增量 vs 存量 | 6.1 |
| 图 17 | UCIe 芯粒互联系统硬件框图 | 7.1 | 图 18 | Chiplet 加速卡上电链路与非易失存储 | 7.2 |
| 图 19 | XTX 可覆盖存储价值量（分档，2026 年行情中值） | 10.4 |
2 · 市场规模
这一章要解决一个前置问题：UCIe 不是一个可以出货的产品，所以所有「UCIe 市场规模」的数字都不能直接拿来用。先把口径分歧摆出来，再落到本报告真正要用的分母上。
2.1 出货量与规模
UCIe 过去三年做的事，是把一个联盟规范变成可以在两家公司的裸片之间跑起来的东西。2022 年 3 月 UCIe 1.0 发布，定义了分层 die-to-die 互联（PHY、边带、时钟、通道、die-to-die 适配器与协议映射）；2024 年 2.0 引入 UCIe-3D（混合键合垂直集成）与封装级可测性、可管理性；2025 年 8 月 3.0 把单 pin 速率从 32 GT/s 翻倍至 64 GT/s，并新增 48 GT/s 中间档、运行时重校准、边带延伸至 100 mm、早期固件下载与优先级消息走辅助信道。
Research and Markets《Chiplets 市场报告 2026》（2026-01）：2025 年 135.5 亿美元、2026E 225.8 亿美元；Fortune Business Insights 的 32.8 亿美元为「互连 IP 与生态」窄口径。⚠ 四个口径统计对象不同，不可混用，也都不含 NOR 价值。
真正让标准变成产业的是 2026 年 3 月的两件事。一是 Chiplet Summit 2026 上 Intel 与 Cadence 完成了首次跨厂商 UCIe-S live 互通实测——Intel 的 Cameron Creek 测试芯片与 Cadence 独立设计的芯粒，在双方各自封闭设计的前提下，以 16 GT/s 直连并交换数据，无需任何定制适配逻辑。二是 Rebellions 出货了首款基于 UCIe 互联的四芯粒 AI 加速器。这两件事合起来说明：芯粒已经从规范进入硅片阶段。
但有三件事必须同时看清
- 标准赢了，不代表开放市场赢了。UCIe 在 D2D 互连 IP 里占 53.4%，但剩下 31.6% 是 NVLink、Infinity Fabric 这类私有互联，而且它们恰恰跑在价值最高、出货量最大的产品上。NVIDIA 一边用 NVLink Fusion 通过 UCIe 桥接外部 XPU，一边把 scale-up fabric 收敛回自家 NVLink——标准开放，价值捕获仍然集中在少数 promoter 手里。
- 标准迭代在加速，但产品的迭代更慢。UCIe 1.0 到 3.0 只用了三年半，而 3nm UCIe 3.0 PHY 与 Controller IP 2026 上半年才进样品阶段、首批商用芯片要到 2027 年。标准领先产品约两代，规划产品线时要按产品节奏而不是标准节奏。
- 中国在标准层面已经并跑，但这一层与 XTX 无关。GB/T 46280.1~46280.5《芯粒互联接口规范》国标 2025 年 8 月发布、2026 年 3 月 1 日实施；中国计算机行业协会 T/CCIASC 0054-2026《人工智能芯片面向芯粒的卡间互联接口技术要求》2026 年 3 月 6 日实施，起草单位含新华三、壁仞、沐曦、天数智芯、海光。HiPi 联盟会员已达 191 家。这些进展改变的是国产芯粒的互联互通能力，不改变「封装内放不进 NOR」这个物理结论。
2.2 出货趋势
对 2026 年的 Chiplet 市场，四家机构给出的增速从 28% 到 67%，相差 2.4 倍；对 2030 年的规模，从 223 亿美元到 1686 亿美元，相差 7.5 倍。分歧的根源不是预测能力，而是「Chiplet 市场」这个词各家统计的对象根本不同——有的把芯片本体算进去，有的只统计互连 IP、验证工具与封装服务。
这张图最重要的信息在最上面一行：口径最宽的那家（Research and Markets，+66.7%）和口径最窄的那家（Fortune BI，+28.1%）统计的几乎是两门生意。任何引用单一增速数字去做产品规划的做法都会失真。
| 机构 | 2025 规模 | 2026E 规模 | 2030E 规模 | 统计对象 |
|---|---|---|---|---|
| Research and Markets | 135.5 亿美元 | 225.8 亿美元 | 1685.7 亿美元 | Chiplet 整体（含芯片本体），CAGR 65.3% |
| IIM 信息 | 158.3 亿美元 | 214.7 亿美元 | — | 互连硬件（PHY IP、桥接芯片、中介层基板） |
| SNS Insider | 129.6 亿美元 | 186.2 亿美元 | 4926.6 亿美元（2035） | Chiplet 整体，CAGR 44.0% |
| Fortune Business Insights | 26.0 亿美元 | 32.8 亿美元 | 234.7 亿美元（2034） | 仅互连与 UCIe 生态，不含芯片 |
| Grand View Research | 90.6 亿美元（2024） | 123.0 亿美元 | 2235.6 亿美元（2033） | Chiplet 整体，CAGR 43.7% |
这张表最重要的一列是最后一列「统计对象」。五家里只有 Fortune BI 明确把芯片本体排除在外，它的数字比其余各家小一个数量级，但它的口径反而最接近「互连」这件事本身。而即便如此，这 32.8 亿美元里仍然是 IP 授权费、EDA 与封装服务，没有一分钱会流到 NOR 上——这正是本报告拒绝用市场规模当分母的原因。
Chiplet 市场的钱主要流向四处：晶圆代工（台积电 CoWoS 月产能从 2022 年 1.5 万片提到 2026 年底 12—14 万片）、互连 IP 授权（Synopsys、Cadence、Siemens 三家主导）、EDA 与验证工具、以及 OSAT 封装服务。NOR 在这条价值链上没有位置。本报告后面的所有测算都只用「器件出货量」，完全不使用上述任何金额。
2.3 关键指标
UCIe 生态里的玩家要分三层看，而这三层对 XTX 的意义完全不同：标准层的胜负与 XTX 无关，IP 层的胜负与 XTX 无关，只有封装层决定的「器件出货量」才是 XTX 的分母。
| 层级 | 主要玩家 | 竞争要点 | 与 XTX 的关系 |
|---|---|---|---|
| 标准层 | UCIe 联盟（140+ 会员，12 家 promoter 董事级：Intel、AMD、TSMC、Samsung、Arm、Marvell、Cadence、Synopsys、Siemens、NVIDIA、Qualcomm、ASE） | UCIe vs OCP ODSA 的 BoW vs OpenHBI；2026-02 OCP 另发布 Arm 主导的 FCSA 规范 | 完全无关——标准之争不改变板级存储位置 |
| IP 层 | Synopsys、Cadence、Siemens 三家主导；国内晟联科已量产 32G/16G UCIe IP，兼容 UCIe 2.0，累计出货超 2 亿条 SerDes 通道 | PHY / Controller IP 的授权费与生态绑定 | 完全无关——IP 授权费里不含任何 NOR |
| 封装层 | 台积电 CoWoS（全球 9 成以上）、Intel EMIB / Foveros、长电 XDFOI（4nm 多芯片量产，2.5D/3D 良率 99.5%）、通富微电、Amkor、日月光 | 先进封装产能是 2026 年真正的瓶颈：NVIDIA 拿走约 60%、Broadcom 约 15% | 这是分母的来源——封装产能直接决定 Chiplet 器件出货量 |
| 器件层 | NVIDIA、Google、AWS、AMD、Microsoft、Meta（自研 ASIC）；华为昇腾、寒武纪、壁仞、摩尔线程、沐曦、海光（国产） | 多 die 架构的拆分方式与板级 BOM 决策 | XTX 的决策链在这一层的硬件研发环节 |
这张表要连着最后一行读：XTX 的机会既不在标准层也不在 IP 层，而是由封装层决定"有多少器件"、由器件层决定"用哪颗 NOR"。所以第 2.4 节的分母从封装与器件两层去取，第 2.5 节的下游格局只看器件层。
UCIe 联盟 Chiplet Summit 2026 主席演讲口径（会员 140+）；semiEE 供应链整理（UCIe 占 D2D IP 53.4%）；台积电 2026Q2 法说会与海豚君测算（CoWoS 月产能 9 万片 → 年底 12 万片，2026 年出货 110 万片以上，NVIDIA 约 60%、Broadcom 约 15%）；长电科技公开口径。⚠ 产能与份额多为券商与产业链测算，非原厂披露。
2.4 分母口径
这一节是全篇最关键的一节，因为分母选错，后面所有数字都会错。先排掉三个错误选项：
| 候选分母 | 为什么不能用 |
|---|---|
| Chiplet 市场规模（225.8 亿美元） | 绝大部分是 IP 授权费、EDA 与封装服务费，NOR 在这条价值链上没有位置。用金额当分母必然虚高 |
| UCIe 链路数 / UCIe IP 出货量 | 链路本身一颗 NOR 都不挂。UCIe 是 PHY + 适配器 + 协议映射，初始化靠寄存器与边带，配置参数存在对端 die 里。用链路数当分母，TAM 会算出零 |
| CoWoS / 先进封装晶圆数 | 一片晶圆上切出的器件数量随封装尺寸剧烈变化，且 CoWoS 同时服务于单 die 合封 HBM 与真正的多 die 逻辑拆分，无法区分这两者 |
本报告的口径是「采用 Chiplet 多 die 封装的算力器件当量」，2026E 约 2890 万颗测算，构成如下：
| 档位 | 2026E 出货 | 占比 | 取值依据 |
|---|---|---|---|
| B · 服务器 CPU（Chiplet） | 1900 万颗 | 65.7% | Intel Xeon 2026 目标 1200 万颗（2025 年约 970 万颗、+30%）；AMD EPYC 约 450—500 万颗；ARM 服务器 CPU 约 250 万颗（Mercury：ARM 服务器出货同比近翻倍）。x86 与 ARM 服务器 CPU 2026 年已近乎 100% 多 die |
| A · AI 加速器（多 die） | 620 万颗 | 21.5% | 瑞银：2026 年全球加速卡出货约 1511 万张；其中逻辑侧真正多 die（计算 die 拆分或计算 die + IO die）约 41%。不含仅用 CoWoS 合封 HBM 的单 die 方案 |
| C · 网络交换芯片（多 die） | 210 万颗 | 7.3% | 51.2T 及以上交换芯片普遍拆分为多 die；按以太网交换芯片出货与高速端口占比折算 |
| E · 其他（FPGA / 车规 / 边缘） | 95 万颗 | 3.3% | 高端 FPGA 早已普遍多 die；车规中央计算平台 2026 年起采用芯粒架构 |
| D · 国产 AI 芯片（Chiplet） | 65 万颗 | 2.2% | 寒武纪 2026 出货目标 30 万颗（思元 690 为双 die 封装）；壁仞 BR166 为 2.5D Chiplet、全年出货增速 70% 以上；摩尔线程、沐曦、天数智芯合计。⚠ 国产口径多来自公司公告与券商跟踪，需留余量 |
选对器件口径只是第一步。一张多 die 加速卡的板级非易失存储全量约 30.6 元，但其中只有 12.6 元 是芯粒化带来的净增量，其余 18.0 元（BMC 固件 NOR、VBIOS NOR 等）已经在 HBM 与 GPU 两份报告中测算过。本报告若按全量算，整个系列的总量会虚高一倍以上，而且会把同一批槽位算两遍。所以第 3 章的 TAM 是净增量口径，第 3.3 节的 f16 会把这个拆分画出来。
最后一句必须写死：本报告的 2890 万颗与 HBM 报告的 380 万台、GPU 报告的加速卡出货量是三个不同层级的分母，不可相加。一颗 Chiplet 器件会被装进一台 AI 服务器，两者的关系是层级嵌套而不是并列。
2.5 下游终端厂商格局
决定 XTX 能不能进去的，不是买芯片的人，是画原理图的人。UCIe 器件层的决策链与光模块很像：云厂商决定买谁的计算卡，但卡上那颗固件 NOR 的型号由硬件研发在原理图阶段定死，之后再由采购与 AVL 流程锁住。所以本节的落点是「找谁的设计团队谈」，不是「找谁的采购部谈」。
这张图最重要的一行是最下面那行绿色：国产 65 万颗只占总量的 4.3%，但它是对 XTX 唯一真正开放的一块。NVIDIA 752 万颗（占一半）的板级 BOM 早已定点且高度封闭，Google TPU 与 AWS Trainium 由 Broadcom / Marvell 做定制 ASIC，存储选型同样跟着平台厂走。
| 设计方 / 平台 | 2026E 出货 | NOR 选型决策权 | XTX 可及性 | 判断 |
|---|---|---|---|---|
| NVIDIA | 752 万颗 | NVIDIA 自研参考设计，BOM 高度锁定 | 极低 | Blackwell / Rubin 的板级 BOM 已完成定点，正面替换性价比低，不要作为第一落点 |
| Google TPU / AWS Trainium | 461 万颗 | Broadcom / Marvell 定制 ASIC 平台 | 低 | 存储选型跟平台厂走，切入需先过 Broadcom / Marvell 的参考设计 |
| AMD | 81 万颗 | AMD 自研 + ODM 协同，供应链相对开放 | 中 | MI350 / MI400 上量期，且 AMD 是国内厂商较容易接触到的国际平台 |
| Microsoft Maia / Meta MTIA | 70 万颗 | 自研 + ODM，尚在迭代期 | 中 | 代际迭代快、料号未完全固化，是国际阵营里少数还有窗口的 |
| 国产平台（昇腾 / 寒武纪 / 壁仞 / 摩尔线程 / 沐曦 / 海光） | 65 万颗 | 各厂商自研，供应链自主可控诉求最强 | 高 | 第一落点——2026—2027 正是平台定型期，且更依赖外挂 NOR 而非封装内大容量 eFlash |
这张表最重要的一行是最后一行，最重要的信息在「可及性」这一列：国产平台是唯一标"高"的一档，不是因为它出货大，而是因为它的料号还没锁死。其余四档要么 BOM 已定点，要么选型权在别人手里。
| 厂商 | 芯粒路线与产品状态 | NOR 相关特征 | XTX 落点建议 |
|---|---|---|---|
| 华为昇腾 | 全栈自研；910C 单卡推理达 H100 的 80—82%；950 系列转向 SIMT/SIMD 双模，支持 8192 卡超节点 | Atlas 服务器与板卡国产化率要求最高，板级 BMC / BIOS NOR 容量档偏高 | 最高优先，但导入门槛也最高，需先过整体国产化认证 |
| 寒武纪 | 思元 690 为双 die 封装，FP16 超 700 TFLOPS，配 196 GB HBM3；2026 出货目标 30 万颗 | 双 die 意味着固件副本与拓扑描述表都要进板级 NOR，容量档上移最明确 | 第一落点候选——多 die 增量最实在，且已规模盈利、供应链稳定 |
| 壁仞科技 | BR100 为国内首款 Chiplet 通用 GPU（2.5D 封装）；BR166 两颗裸晶 + 四颗 DRAM 合封；BR2xx 芯粒架构做光互连千卡超节点 | 芯粒架构最激进，外挂 NOR 承担多 die 固件与配置 | 第一落点候选——2026 港交所募资约 7 亿美元，BR20X 正在流片，窗口期正好 |
| 摩尔线程 / 沐曦 / 天数智芯 / 海光 | 摩尔线程 Q4 可支撑 10 万片以上月出货；沐曦 S600 超节点 64 卡单柜；海光深算四号 2026H2 推出 | 平台尚在快速迭代，料号未完全固化 | 第二落点——份额分散、导入门槛低，适合用套片方案整体切入 |
| 采购决策维度 | 国际头部平台（NVIDIA / Google） | 国产平台（昇腾 / 寒武纪 / 壁仞） |
|---|---|---|
| 选型权归属 | 平台厂参考设计，ODM 执行 | 芯片厂硬件研发直接定 |
| 导入周期 | 12—24 个月，且需过平台认证 | 6—12 个月，验证流程自主 |
| 国产化诉求 | 无 | 强，且是硬指标 |
| 温度规格要求 | -40~+105 °C 为准入门槛 | -40~+105 °C 同样要求，但可接受分级方案 |
| 长期供货承诺 | 需 10 年 LTB / PDN | 需 5—10 年，要求略松 |
| 替换窗口 | 已定点，窗口基本关闭 | 2026—2027 定型期，窗口约 18 个月 |
三个动作，按顺序做：① 先攻寒武纪与壁仞——前者思元 690 是明确的双 die 封装，芯粒化增量最实在；后者芯粒架构最激进，且 BR20X 正在流片、料号未锁。两家加起来 2026 年出货约 40—50 万颗，量不大但单位价值最高（15.2 元/颗）。② 产品组合用「128 Mb + 105 °C + A/B 双备份」——这三项正好对应多 die 固件仓库的刚需，也是 XTX 唯一三项同时站得住的容量档。③ 同步启动 10 年 LTB / PDN 与国产化认证材料包——没有这两样，连验证流程都进不去。不要碰已定点的 NVIDIA / Broadcom 体系，那里的替换成本高于收益。
瑞银 2026 年全球加速卡出货测算；国信证券 2026 年芯片需求测算；各公司公告与 2026 年半年报口径；WAIC 2026 与 CSDN 产业跟踪。⚠ 国产厂商出货目标多来自公司公告与券商跟踪，非最终实际出货，需留余量。
3 · 用量分析
这一章回答「一颗 Chiplet 器件能给 XTX 带来多少钱」。核心方法是把单 die 与多 die 的板级存储配置做差，差值就是芯粒化的净增量——只有差值能进 TAM。
3.1 分档出货量
2890 万颗的分母里，各档的"芯粒化深度"差别很大。服务器 CPU 的渗透率接近饱和但增量小，AI 加速器的渗透率还在爬升但增量大，这两件事必须分开设。
| 档位 | 2026E 出货 | 多 die 渗透率 | 单机净增量 | 档位 TAM | 占 TAM |
|---|---|---|---|---|---|
| B · 服务器 CPU | 1900 万颗 | 96% | 2.80 元 | 5320 万元 | 34% |
| A · AI 加速器 | 620 万颗 | 41% | 12.60 元 | 7812 万元 | 50% |
| C · 网络交换 | 210 万颗 | 62% | 6.50 元 | 1365 万元 | 9% |
| E · 其他 | 95 万颗 | — | 1.50 元 | 143 万元 | 1% |
| D · 国产 AI 芯片 | 65 万颗 | 38% | 15.20 元 | 988 万元 | 6% |
| 合计 | 2890 万颗 | — | 加权 5.41 元 | 15628 万元 | 100% |
这张表最重要的两列是「渗透率」和「单机净增量」，而它们恰好是反相关的——渗透率最高的服务器 CPU（96%）净增量只有 2.80 元，渗透率最低的国产 AI 芯片（38%）净增量反而是最高的 15.20 元。原因是：CPU 的多 die 化已经做了十几年，BIOS 早就为多 die 优化过；而 AI 加速器的多 die 化才刚开始，固件架构还没跟上，板级 NOR 承担了本该由架构解决的事。
这个反相关带来一个判断：芯粒化渗透率上升对 XTX 是好事，但价值量会随着固件架构成熟而回落。等到 2028—2029 年多 die 固件管理成为标配、各 die 固件能按需加载而不必全量常驻，本报告测算的「多 die 固件合并分区」这一项（4.2 元/颗）会先被优化掉风险。
3.2 单台 NOR/NAND 用量
这一节是全篇的技术核心。先把结论写在前面：Chiplet 封装内放不进独立封装的 NOR 器件，这不是成本问题，是物理约束。CoWoS、EMIB、Foveros、XDFOI 这些封装里是裸 die，die 与 die 之间靠微凸点或混合键合连接，中间没有贴装一颗 WSON8 8×6 mm 或 SOP8 208mil 封装芯片的空间与工序。
| 存储位置 | 承载内容 | 器件形态 | XTX 可覆盖 |
|---|---|---|---|
| 封装内 · die 内置 OTP | 安全根密钥、die 身份标识（Chiplet ID）、生命周期状态、一次性配置 | die 内集成 OTP | 不可覆盖（结构性：无此产品线，且是先进封装的物理约束） |
| 封装内 · die 内置 eFlash | 各 die 的启动固件、微码、链路训练参数 | die 内集成 eFlash | 不可覆盖（结构性，同上） |
| 封装外 · 板级管理控制器 NOR | 初始化固件、多 die 上电/复位时序表、链路训练参数 | 64—128 Mb SPI NOR | 可覆盖 |
| 封装外 · 多 die 固件仓库 NOR | 各 die 固件副本、拓扑描述表、A/B 双备份 | 128—512 Mb SPI NOR | 可覆盖 |
| 封装外 · 遥测日志分区 | 按 die 分片的温度、电压、链路误码、重训事件 | 512 Mb—1 Gb SPI NAND | 可覆盖（需 FTL 软件栈配套） |
| 封装外 · 板卡标识 EEPROM | FRU 资产信息、内存 SPD | I²C EEPROM | 不可覆盖（结构性：需字节级改写，NOR 扇区擦除不成立） |
这张表最重要的两行是前两行：它们说明 XTX 在这个品类里"不是没拿到订单，而是根本没有位置"。把这两行写成「可争取但需投入」会误导产品规划——这是结构性缺口，不是认证问题。
容量档的上移幅度就是芯粒化的净增量来源。AI 加速器从 128 Mb 推到 384 Mb（3 倍），多出来的 256 Mb 装的是：2—4 个 die 各自的固件副本、die-to-die 拓扑描述表、各 die 的上电与复位时序、以及 A/B 双备份分区。服务器 CPU 只从 256 Mb 推到 512 Mb，因为多出来的只是拓扑描述与核心位图——这就是 2.80 元与 12.60 元的差距所在。
UCIe 3.0 把管理面标准化之后，芯片厂有了一条现成的路径：把固件整体搬进更大容量的 die 内置 eFlash，省掉一颗板级 NOR 和一条 SPI 走线。这在成本上对大厂是有吸引力的——一颗 128 Mb NOR 加上布板面积与 BOM 管理成本，在千万颗量级上不是小数。如果主流加速卡在 2028 年前完成这一步，本报告的净增量 TAM 会被压掉一半以上。对冲办法不是降价，是把价值锚在两件封装内做不到的事上：大容量遥测日志（eFlash 太贵）与现场可更换（封装内改不了）。
3.3 单件价值与 TAM 测算
把上一节的净增量拆成四个来源，可以清楚看到钱是从哪一格来的。
| 增量来源 | A · 加速器 | B · 服务器 CPU | C · 网络交换 | D · 国产 AI 芯片 |
|---|---|---|---|---|
| 容量档上移带来的增量 | 3.50 元 | 1.40 元 | 2.20 元 | 4.00 元 |
| 多 die 固件合并分区 | 4.20 元 | 0.90 元 | 2.40 元 | 5.60 元 |
| 管理面遥测日志分区 | 2.90 元 | 0.20 元 | 1.10 元 | 3.40 元 |
| 拓扑配置与参数分区 | 2.00 元 | 0.30 元 | 0.80 元 | 2.20 元 |
| 合计净增量 | 12.60 元 | 2.80 元 | 6.50 元 | 15.20 元 |
| 其中不可覆盖占比 | 31% | 34% | 28% | 24% |
| XTX 可覆盖 | 8.69 元 | 1.85 元 | 4.68 元 | 11.55 元 |
这张表最重要的两行是「多 die 固件合并分区」这一行和「其中不可覆盖占比」这一行。前者在四档里都是最大的单项，说明芯粒化的钱主要来自"多个 die 的固件要放在一起存"；后者说明国产 AI 芯片档的不可覆盖比例最低（24%），因为国产平台更依赖外挂 NOR，而不是在 die 里塞大容量 eFlash——这既是机会，也说明国产平台的封装内集成度还有差距。
TAM 分档里，AI 加速器一档占了 50%。这个结构决定了本报告的行动重心：服务器 CPU 那 1900 万颗看着吓人，但只贡献 34% 的 TAM，而且那 34% 的取得难度（要替换兆易创新与华邦的长期定点料号）远高于 AI 加速器档。
净增量口径下，同一块板上的 BMC 固件存储、显示固件存储已经在 HBM 与 GPU 两份报告中测算过一遍，本报告只取芯粒化新增的那部分。若按全量口径算，这个品类的 TAM 会变成 4.4 亿元——数字好看，但整个系列的总量会虚高一倍以上。拆分见第 6.1 节的图 16。
可覆盖比例 68.7%、SAM 约 1.07 亿元测算，这两个数字建立在同一个前提上：各 die 的固件仍然从封装外的板级 NOR 加载。UCIe 3.0 的早期固件下载支持这个方向，但同一套管理面也让"固件收进封装内"变得更容易。这个方向一旦逆转，报告的数字要按对折来读。而对冲手段不在价格上，在于把价值锚定到封装内做不到的两件事：大容量遥测日志与现场可更换。
3.4 电源与驱动器件用量
电源侧要说得比存储侧更干脆：UCIe 没有引入任何新的电源轨，也没有新的电源器件品类。die-to-die 互联的供电由封装内的 PDN（供电网络）与主板 VRM 承担，UCIe 规范里甚至没有给互联链路定义独立的电源管理接口。所以这个品类的电源机会，与 HBM、CPO 两个品类看到的是同一批槽位、同一堵墙。
| 电源位置 | 需求 | XTX 现状 | 判断 |
|---|---|---|---|
| 多相 VRM（核心供电） | 48—60 V 母线 → 0.8 V，≥20 相，需 DrMOS + 多相控制器 + PMBus | 无多相控制器、无 DrMOS、无数字电源 | 不可覆盖，且需要平台厂供电参考设计认证 |
| 热插拔 eFuse / 电子保险丝 | 加速卡热插拔保护 | 无此产品线 | 不可覆盖 |
| 管理域常电 LDO | 3.3 V / 1.8 V 常电域，低 Iq | LV LDO 命中 41 款、可选型 35 款，PSRR 76—77 dB、Iq 最低 1 μA | 可覆盖，参数到位；但这一颗与普通服务器主板用的是同一颗料，UCIe 没有带来任何增量 |
| 辅助 POL Buck | 5 V → 3.3 V / 1.8 V，1—2 A，给风扇控制与状态指示 | 命中 3 款、可选型 2 款，Vin 上限 5.5 V | 可覆盖，但只能挂二次电源后级，进不了母线侧 |
| 负载开关 / 分域断电 | 按 die 或按域切断供电 | 仅 1 款且仍在研（XTP1016AW1CT），可选型 0 | 多 die 架构理论上最需要按 die 门控，但现实中由封装内 PDN 承担，板级用量很小 |
这张表最重要的信息在第三行与第四行的"判断"列：XTX 能落的两颗器件，都不是因为 UCIe 才存在的。它们在一台普通服务器主板上同样存在、同样能卖。把这两颗算成"UCIe 的机会"是自欺欺人。本报告因此不把电源侧计入 SAM 主线，只作为套片搭售项（单板 1—4 颗、价值量约 0.05—1.40 元）。
4 · 技术演进
这一章回答「技术往哪走，以及走过去之后 XTX 的位置是变好还是变坏」。结论不太乐观：四条技术主线里有三条对 XTX 是中性或负面的，只有管理面这一条是正面的，而且它本身也是双刃剑。
4.1 容量与接口演进
UCIe 1.0 到 3.0 的演进主线是更快、更密、更省电：单 pin 速率 16 → 64 GT/s，边缘带宽密度提升到 2634 GB/s/mm，先进封装（UCIe-A）功耗效率低至 0.5 pJ/bit。这些指标每提升一档，die 之间能传的数据就多一倍，但对板级固件存储的需求没有任何直接影响。
必须把这个判断说透，否则会有人拿「UCIe 3.0 带宽翻倍」去推导「NOR 容量要翻倍」——这个推导是错的。链路速率升的是运行时的数据吞吐，NOR 存的是上电时加载的固件与配置，两者不在同一条路径上。真正推动 NOR 容量的是 die 的数量，不是链路的速率。
UCIe 联盟规范与 Chiplet Summit 2026 主席 Debendra Das Sharma 演讲口径；UCIe 3.0 于 2025 年 8 月发布，64 GT/s 依靠四分之一速率信令（QDR）实现，基础时钟 16 GHz。
4.2 形态演进
封装是 Chiplet 的物理载体，也是本品类机会边界的决定者。四条主流路线的技术特征差别很大，但对 XTX 的结论完全一致。
| 封装路线 | 技术特征 | 2026 状态 | 对 XTX 的意义 |
|---|---|---|---|
| 台积电 CoWoS（硅中介层） | 逻辑 die 与 HBM 通过微凸点键合到硅中介层，再整体键合到基板 | 全球 9 成以上先进封装产能；月产能从 2022 年 1.5 万片 → 2026 年底 12—14 万片；NVIDIA 拿走约 60% | 封装内是裸 die + 中介层，NOR 只能贴在中介层之外的基板上 |
| Intel EMIB / Foveros（硅桥 / 3D） | EMIB 用嵌入式硅桥做局部高密度互联；Foveros 做 3D 堆叠 | Xeon 6+ Clearwater Forest 已量产；18A 节点配套 | 硅桥封装内同样无贴装空间；Foveros 的 3D 堆叠更是完全封死 |
| 混合键合 / UCIe-3D | die 与 die 直接垂直键合，间距趋近于零，带宽密度数量级提升 | UCIe 2.0 引入 UCIe-3D；HBM4E 与逻辑-逻辑堆叠在推进 | 最不利于 XTX——间距越小，封装内越不可能留出贴装空间 |
| 有机基板 / RDL（Wallstrip 等） | DesignCon 2026 提出的 Wallstrip 传输线在标准有机基板上实现 32 GT/s D2D，眼图达到甚至超过硅桥水平 | 成本优势明显，尚在推广期 | 唯一有微弱正面意义的一条——有机基板的布线余量更大，且省下的成本可能让板级多留一颗外挂 NOR |
这张表要连着最后一列读：四条路线的"对 XTX 的意义"一列，三条是中性或负面，只有有机基板这一条有一点点正面。这个结论不因封装技术进步而改变，因为它的根源是"封装内是裸 die"这个事实，而不是某一代封装做得不够好。
从 CoWoS 到混合键合，技术方向是间距更小、密度更高、封装内更紧凑。这个方向本身就意味着封装内永远不会为独立封装的 NOR 留出位置。任何"等下一代封装出来就能做进去"的期待都是错的——方向与期待相反。XTX 在这个品类里能做的，全部在封装外的板级。
4.3 可靠性与温度
把第 3.2 节的容量上移按板级位置摊开，可以看到每个位置的落点与 XTX 的供给匹配度。
| 板级位置 | 单 die 时代 | 多 die 时代 | XTX 供给（可选型 / 105 °C） | 匹配判断 |
|---|---|---|---|---|
| 板级管理控制器固件 | 64 Mb | 128 Mb | 64—128 Mb：39 款 / 5 款 | 最佳匹配——容量、量产、温度三项同时站得住 |
| 多 die 固件仓库（A/B 双备份） | —（无此槽位） | 256 Mb | 256 Mb：7 款 / 0 款 | 需求明确但温度失格——7 款量产型号全部停在 -40~+85 °C |
| 高端加速卡统一镜像 | 128 Mb | 512 Mb | 512 Mb：10 款 / 1 款 | 供给偏薄——主推 XT 前缀型号多数仍在 CS 送样 |
| 服务器主板 BIOS / BMC | 256 Mb | 512 Mb | 512 Mb—1 Gb：13 款 / 2 款 | 可覆盖但竞争最激烈——对手是兆易创新与华邦的长期定点料号 |
| IO die / 桥接芯片配置 | 32 Mb | 64 Mb | 32—64 Mb：29 款 / 5 款 | 供给健康，但这一档单价低、增量小（1.1 元/颗） |
| 遥测日志分区 | —（无此槽位） | 512 Mb—1 Gb | SPI NAND：15 款 / 0 款 | 唯一"从无到有"的槽位——硬件够用，缺的是 FTL 软件栈 |
这张表最重要的信息在第三行与最后一行：第三行（多 die 固件仓库 256 Mb）是芯粒化新增的、需求最明确的槽位，而 XTX 在这一档的 105 °C 覆盖为 0；最后一行（遥测日志）是另一个新增槽位，XTX 的硬件也能给，但软件栈没跟上。两个新增槽位，一个缺温度、一个缺软件——这就是本品类供给侧的全部问题。
4.4 替代技术演进
2025 下半年到 2026 上半年，中国在芯粒互联标准上密集落了三部规范，动作很快、参与度也很高。但对 XTX 而言，这些进展改变的是国产芯粒之间能不能互联互通，不改变封装内放不进 NOR 这个物理结论。
| 标准 | 发布 / 实施 | 牵头与参与 | 覆盖内容 | 与 XTX 的关系 |
|---|---|---|---|---|
| GB/T 46280.1~46280.5《芯粒互联接口规范》 | 2025-08 发布 / 2026-03-01 实施 | 中关村高性能芯片互联技术联盟（HiPi，会员 191 家）、中国电子技术标准化研究院、清华大学；参编含海思、中兴微、盛合晶微等 33 家 | 总则、协议层、数据链路层、2D 封装物理层、2.5D 封装物理层 | 间接相关——标准化会推高国产 Chiplet 器件出货量，从而做大本报告的分子，但不改变存储位置 |
| T/CCIASC 0054-2026《人工智能芯片面向芯粒的卡间互联接口技术要求》 | 2026-02 发布 / 2026-03-06 实施 | 新华三、中国电子技术标准化研究院、信通院、壁仞、沐曦、天数智芯、海光信息等 | 总体要求、协议层、链路层、物理层、通信性能要求，兼容 UCIe 2.0 主流规范 | 相关度最高的一个——起草单位几乎就是本报告的国产落点清单，参与标准制定是接触其硬件团队的最短路 |
| FCSA（Foundation Chiplet System Architecture） | 2026-02 由 OCP 发布，Arm 主导 | OCP 社区 | 供应商中立的芯粒系统架构分解基线，适用于任何处理器架构 | 中立规范，对国产平台同样是参考基线；与 XTX 无直接关系 |
T/CCIASC 0054-2026 的起草单位——新华三、壁仞、沐曦、天数智芯、海光信息——与本报告第 2.5 节列出的国产落点高度重合。参与或跟进这几个标准的工作组，是接触对方硬件研发团队最自然的路径，比走采购或销售通道有效得多。原因很简单：NOR 的型号在原理图阶段定死，而画原理图的人就在这些工作组里。建议把"参与 HiPi 联盟与 T/CCIASC 工作组"列为本品类的市场动作，而不是技术动作。
4.5 XTX 在整机价值中的占比
UCIe 规范第 8 章定义了管理架构（manageability），这是整份规范里唯一与固件存储直接相关的部分。它做的事是：在封装内建一张管理网络，让系统固件能发现芯粒、分配 Chiplet ID、远程读写寄存器、下发固件、采集遥测、做调试与安全配置。每个管理实体由「Chiplet ID + Entity ID」寻址，跨 die 的寄存器访问走 UMAP（UCIe Memory Access Protocol）。
| 代际 | 管理面新增能力 | 对固件存储的影响 |
|---|---|---|
| UCIe 1.0 | PHY、边带、die-to-die 适配器、协议映射 | 无——各 die 固件各自存放 |
| UCIe 1.1 | 健康监控（面向车规）、成本优化选项 | 无 |
| UCIe 2.0 | 封装级可测性、可管理性、调试与现场可维护性；UCIe-3D | 开始出现"统一从外部管理各 die"的需求 |
| UCIe 3.0 | 早期固件下载、运行时重校准、优先级消息走辅助信道、边带延伸至 100 mm、连续传输协议映射 | 固件可以从封装外的板级 NOR 推送进各 die——对 XTX 是正面；但同一套机制也让"固件整体收进内置 eFlash"更容易 |
这张图的方向对 XTX 有利，但要连着它的风险一起读：蓝色部分上升（固件来源更多来自板级）和灰色部分下降（封装内 eFlash 占比减少）是同一件事的两面，而这个趋势可以被一次架构决策逆转。一次逆转的代价是本报告 TAM 对折。
遥测日志：唯一"从无到有"的槽位
UCIe 管理面要求各 die 持续上报温度、电压、链路误码与重训事件，并且要能通过 UMAP 远程读取。单 die 时代这些数据写进主控的运行日志就够了，多 die 时代需要独立的持久化分区，而且数据量按 die 数量线性增长。一个 4 die 的加速器，按每 die 每秒 1 KB 的采样率、保留 7 天历史，需要约 2.4 GB——这个容量用 NOR 存不经济，SPI NAND 512 Mb—1 Gb 才是合理选择机会。
XTX 在这一格的硬件供给是够的：SPI NAND 512 Mb—1 Gb 命中 33 款、可选型 15 款，1.8 V 与 3.3 V 双版本齐全。缺的是两件软件的事：① FTL 与坏块管理软件栈；② BMC / OpenBMC 的驱动与验证。这是「可争取但需投入」，投入的是软件不是硅，性质与封装内 OTP 那种结构性缺口完全不同。
Cadence《UCIe Manageability: The Hidden Control Plane of Chiplet Systems》；UCIe 规范第 8 章；Chiplet Summit 2026 主席演讲（140+ 会员，工作组覆盖电气、协议、封装形态、合规、软件、可管理性、安全、车规）。