SD NAND 电路设计指南

SPI / SDIO 双模式 · 1-bit / 4-bit 总线 · 高速 / 低速 / 低功耗 / 动态可调 · VCC 负载开关断电控制 ｜ 编制日期 2026-09-21 ｜ 版本号 Rev 1.0

核心结论速览

1. SPI 模式：接线最少（4 根信号线），速率低（通常 ≤25 MHz），适合小容量、低速、MCU 无 SDIO 外设的场景。
2. SDIO 4-bit 模式：速率最高（Default Speed 12.5 MB/s、High Speed 25 MB/s 理论值），适合需要较高吞吐或跑文件系统的场景。
3. 速率可调：400 kHz 初始化 → Default Speed 25 MHz → CMD6 切 High Speed 50 MHz，是标准且推荐的动态调节路径。
4. 低功耗：SD NAND 没有 eMMC 那样的 SLEEP / AWAKE 指令，停时钟后的 Standby 电流仍在 100 µA 量级。要做到 µA 级待机，唯一可靠办法是用主控 GPIO 控制负载开关切断 VCC，并严格遵循"先收 IO、再断电"的顺序。

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1 · 器件基础

1.1 定位与选型对比

SD NAND 可以理解为"把 SD 卡的控制芯片和 NAND 裸片封装进一个贴片 LGA / BGA 里"，对外呈现标准的 SD 协议接口（SDIO 或 SPI），内部完成坏块管理、ECC、磨损均衡、垃圾回收。对主控而言，它和一张焊死在板上的 microSD 卡没有区别。

1.2 封装与引脚定义

市面上最常见的是 LGA-8（8 引脚，6×8 mm 或 8×8 mm）封装，引脚定义对应 SD 总线的完整信号子集：

芯天下 XTX SD NAND 选型对照

XTX SD NAND 主力封装为 WSON-8 8×6 mm（不是 LGA-8），pin order 需以具体料号 datasheet 为准；1.8 V 小体积版本另有 LGA-8 6×5 mm 封装。

未使用引脚的处理

• SPI 模式下的 DAT1（8 脚）、DAT2（1 脚）：优先级顺序为 → 接主控 GPIO（若器件支持 IRQ / busy 输出且你需要）→ 4.7 ~ 10 kΩ 上拉到 VCC_SD → 直接悬空（仅当 datasheet 明确允许）。不推荐直接接地。
• SDIO 1-bit 模式下的 DAT1 / DAT2 / DAT3：DAT3 在 SD 协议中兼作卡检测（内部下拉、主机上拉识别），外部仍建议 4.7 ~ 10 kΩ 上拉；DAT1 / DAT2 悬空或上拉均可，但上拉更利于 ESD 与抗干扰。
• 任何情况下，未使用的 IO 引脚不要在 PCB 上预留测试焊盘以外的大面积走线，避免成为天线。

1.3 内部架构

理解内部架构有助于判断"哪些事情硬件不用管、哪些必须由软件做"：

1.4 关键电气参数

注：以上为通用参考量级，实际以器件 datasheet 为准。V_IH / V_IL 取值来自 SD 规范对 3.3 V 信令的定义。

2 · 接口与工作模式

2.1 SPI 模式 vs SDIO 模式

SD NAND 上电后默认处于 SDIO（SD 总线）模式。切换到 SPI 模式的方法是：拉低 CS（DAT3）的同时发送 CMD0。一旦进入 SPI 模式，只能通过重新上下电退出（部分器件支持断电复位）。

2.2 速率档位与总线宽度

2.3 模式选型决策

3 · 电源与低功耗设计（核心章节）

本章是 SD NAND 设计与普通 SD 卡座设计最大的差异点。由于 SD NAND 没有类似 eMMC 的 CMD5 SLEEP / AWAKE 指令，也不支持 SDIO 卡的休眠机制，关掉时钟后的 Standby 电流仍在 100 µA 量级。对于电池供电的 IoT / 穿戴设备，这个量级不可接受，必须从硬件上切断 VCC。

3.1 供电与去耦

• 电压：3.3 V ±10%（2.7 ~ 3.6 V）。若系统主电源是 3.7 V 锂电池或 5 V，需先经 LDO / DCDC 稳压，不要直接由电池供电（电压会随电量变化超出范围）。
• 去耦配置：VCC 引脚附近放置 1 × 10 µF（陶瓷，X5R/X7R，0603/0805）+ 2 × 0.1 µF（0402/0603）。0.1 µF 必须紧靠 VCC 引脚（走线 < 2 mm），10 µF 提供写操作峰值电流的电荷池。
• 总容值下限：SD 规范要求卡侧 VDD 上有效去耦电容不小于 1 µF；工程上按 ≥ 10 µF 设计以应对编程峰值。
• 电容布局：所有去耦电容的地回路必须直接打到 SD NAND 下方的完整地平面，用短而宽的走线或多个过孔连接，避免与其他大电流回路共用。
• 不要串磁珠 / 电感：在 VCC 上串磁珠会在写峰值电流时造成电压跌落，导致写入失败。若必须隔离噪声，用 0 Ω 电阻预留位置。

3.2 VCC 断电控制：三种方案

负载开关选型要点

常用型号参考

型号仅为示例，选型时请以最新 datasheet 参数与供货状态为准。

3.3 泄放残压与 IO 倒灌防护

外部上拉的接法（硬性要求）

CMD / DAT0~3 的外部上拉电阻必须接到 VCC_SD（开关之后），而不是 VCC_3V3（开关之前）：

• 若接到 VCC_3V3，断电后上拉电阻会持续通过 ESD 二极管给 VCC_SD 供电，直接破坏断电效果；
• 接到 VCC_SD 后，断电瞬间上拉网络随之失电，且主控 IO 已置低，倒灌路径被彻底切断。

泄放设计

• 首选：选用带 Quick Output Discharge（QOD）功能的负载开关，关断时内部 MOS 自动把 VCC_SD 拉到地，零静态功耗。
• 次选：在 VCC_SD 与 GND 之间加 47 kΩ ~ 100 kΩ 常接泄放电阻。10 kΩ 时静态功耗 1.09 mW（偏大），47 kΩ 为 0.23 mW，100 kΩ 为 0.11 mW。不要用小于 10 kΩ 的泄放电阻。
• 第三选择：用一个额外的 N-MOS + 电阻，仅在关断时导通放电（成本换功耗）。
• 关断后等待 VCC_SD 降到 < 0.3 V（留足余量可按 < 0.1 V）再认为断电完成；之后若要重新上电，建议再等 1~5 ms 让电荷完全泄放。

3.4 上电 / 断电时序

3.5 软件流程参考

下面是断电 / 上电控制的伪代码框架，可直接移植到 STM32、GD32、NXP、ESP32、瑞萨等平台。

/* ============ 断电 ============ */
int sdnand_power_down(void)
{
    /* 1. 落盘并等待卡不再忙 */
    fs_sync();                       // 文件系统同步
    if (sd_wait_not_busy(TIMEOUT_500MS) != OK)   // CMD13 轮询 / DAT0 电平
        return -EBUSY;               // 宁可放弃断电，也不要在 busy 时掉电

    /* 2. 停时钟；SPI 模式先拉高 CS */
    SDIO_ClockCmd(DISABLE);
    gpio_set(CS_PIN, 1);             // 仅 SPI

    /* 3. 关键：IO 切 GPIO 输出低，切断倒灌路径 */
    sdio_pins_to_gpio_output_low();  // CLK / CMD / DAT0~3

    /* 4. 关断负载开关 */
    gpio_set(SD_PWR_EN, 0);

    /* 5. 等待残压泄放 */
    delay_ms(3);
    // 可选：adc_sample(VCC_SD) < 0.3V 确认

    /* 6. 标记状态，进入低功耗 */
    sd_state = SD_OFF;
    return OK;
}

/* ============ 上电 ============ */
int sdnand_power_up(void)
{
    /* 1. 确保 IO 低、EN 低 */
    sdio_pins_to_gpio_output_low();
    gpio_set(SD_PWR_EN, 0);
    delay_us(50);

    /* 2. 打开负载开关 */
    gpio_set(SD_PWR_EN, 1);

    /* 3. 等待电源稳定（含软启动时间）*/
    delay_ms(5);

    /* 4. IO 切回外设 */
    sdio_pins_to_af();

    /* 5. 识别阶段：400 kHz + ≥74 个 dummy clock */
    SDIO_Init(CLK_400KHZ, BUS_1BIT);
    SDIO_SendDummyClocks(80);

    /* 6. 标准识别流程 */
    if (sd_identify() != OK) {       // CMD0 / CMD8 / ACMD41 / CMD2 / CMD3
        sdnand_power_down();         // 失败也断电，避免漏电
        return -EIO;
    }

    /* 7. 提速：先切宽度，后切高速，最后提频 */
    sd_set_bus_width(BUS_4BIT);      // ACMD6
    if (card_supports_hs())
        sd_switch_to_hs();           // CMD6，切换时时钟必须 ≤25 MHz
    SDIO_SetClock(target_freq);      // 25 或 50 MHz

    sd_state = SD_ON;
    return OK;
}

3.6 功耗预算

4 · SPI 模式电路设计

4.1 元件取值

上拉取值口径：本指南统一推荐 4.7 kΩ（允许 4.7 ~ 10 kΩ），不使用 47 kΩ 一类过弱上拉——SDIO 走线通常在 30~80 mm，过弱上拉在空闲期易受串扰，且开漏响应阶段上升沿过缓会直接吃掉高速模式的时序余量。追求极低功耗时可取 10 kΩ，但不要再往上加。

4.2 SPI 初始化流程要点

/* 1. 进入 SPI 模式：CS=0 的同时发 CMD0，CRC 必须为 0x95 */
CS_LOW();  spi_send_cmd(0, 0x00000000, 0x95);  // 期望 R1 = 0x01 (idle)

/* 2. CMD8 检查电压与协议版本，arg = 0x000001AA，CRC = 0x87 */
r = spi_send_cmd(8, 0x000001AA, 0x87);          // 期望 R7 = 0x01 + 0x000001AA

/* 3. CMD58 读 OCR，确认电压窗口 */
r = spi_send_cmd(58, 0, 0);                     // R3: OCR 32bit

/* 4. ACMD41 = CMD55 + CMD41，轮询直到 busy bit 清零 */
do {
    spi_send_cmd(55, 0, 0);
    r1 = spi_send_cmd(41, 0x40000000, 0);       // HCS = 1
} while (r1 != 0x00 && --retry);

/* 5. 再次 CMD58，检查 CCS(bit30) 判断 SDSC / SDHC */
spi_send_cmd(58, 0, 0);
is_sdhc = (ocr & (1UL << 30)) ? 1 : 0;

/* 6. SDSC 必须设置块长度；SDHC/SDXC 固定 512B，此步可省 */
if (!is_sdhc) spi_send_cmd(16, 512, 0);

/* 7. 建议开启 CRC 校验，提升数据可靠性 */
spi_send_cmd(59, 0x00000001, 0);                // CRC_ON_OFF = 1

/* 8. 提频到工作速率 */
SPI_SetBaudRate(target);                        // 常用 10~25 MHz

4.3 1 路 SPI 挂多个 SD NAND

一颗主控的一路 SPI 只有一组 SCK / MOSI / MISO，但板上有可能需要两片 SD NAND——常见理由有三个：把固件区与数据区分开（避免频繁擦写拖慢启动）、A/B 双备份 OTA、以及一片常电小容量存配置、一片门控大容量存日志。SPI 模式天然支持这种接法：每片一个独立 CS，三根信号线共享。

但 SD NAND 与 SPI NOR 有一个本质差别，会让"照搬多片 SPI NOR 的画法"直接翻车：SD NAND 写完一个块之后，DO 线会被器件持续驱动为低电平直到内部编程结束，这段时间里即便把 CS 拉高，部分器件也不会立刻释放 DO。再叠加上第 3 章的 VCC 门控——两片的上下电状态可能不同步——这就是多片 SD NAND 最难调的地方。

为什么不能照抄多片 SPI NOR 的接法