并行 NOR Flash（PPI NOR）电路设计指南

异步 SRAM 类并行接口 · 8 / 16 位数据总线 · 非复用 / ADM 复用 · 页读与同步突发 · XIP 片内执行 · 多片位宽扩展与地址译码 ｜ 编制日期 2026-09-21 ｜ 版本号 Rev 1.0

0 · 文档说明

适用范围

• 本文针对并行 NOR Flash（Parallel NOR / PPI NOR / 异步 SRAM 类接口 NOR）的硬件电路设计，覆盖 1 Mb ~ 2 Gb 容量段，位宽 8 / 16 位，挂接在 MCU / SoC / FPGA 的外部存储器控制器（EMC / SMC / FMC / EBI / FSMC / Local Bus）上。
• 典型应用：XIP 片内执行（Bootloader / RTOS / 裸机代码）、字库与 UI 资源、固件镜像、配置与校准数据、工业与车载控制板。
• 内容含：选型对比、封装引脚、电气参数、异步/页/突发协议、命令集与 CFI、电源与上电时序、内联 SVG 原理图、等待周期计算、PCB Layout、信号完整性与端接、ESD 与可靠性、焊接生产、故障排查与检查清单。
• 不含文件系统与 Bootloader 软件框架。所有时序数值、命令码、封装球图一律以目标型号 datasheet 为准，本文数值仅为选型与估算的起点。

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1 · 器件基础

1.1 定位与选型对比

1.2 封装与引脚定义

1.3 关键电气参数

下表为典型值区间，跨厂商、跨工艺（90 / 65 / 45 nm）差异可达数倍，仅用于方案评估与 Layout 前期规划。必查定稿前用目标型号 datasheet 对应表格替换。

2 · 接口与协议

并行 NOR 的外部行为与异步 SRAM 完全一致：地址直接映射，读操作只需拉低 CE#/OE# 即出数据，无需命令序列；只有编程 / 擦除 / CFI 才通过"解锁周期 + 命令码"的写序列注入。这种"读像 SRAM、写像命令"的双面性是硬件设计的核心。

2.1 异步 SRAM 类接口信号定义

2.2 非复用与地址数据复用（ADM）

【ADM 一个随机读周期的构成】
  Cycle 1 : ADV#=L，DQ[15:0] 送地址低 16 位      → 锁存 Addr[15:0]
  Cycle 2 : ADV#=L，DQ[15:0] 送高位地址（含 BA） → 锁存 Addr[max:16]
  Cycle 3 : ADV#=H，等待 tIACC（初始访问延迟）
  Cycle 4+: 连续输出数据（突发长度 4 / 8 / 16 / 32 或连续）
  ⇒ 随机读比非复用慢 25 % ~ 40 %，连续读几乎无差别
【设计建议】只要引脚够就用非复用；ADM 下 ADV# 与地址同组等长（±25 mil），
  并满足 ADV# 到 DQ 的锁存保持时间 tAVH（典型 5 ~ 10 ns）；
  复用总线上若还挂 SRAM / PSRAM，三者 ADM 协议必须一致，否则 NOR 独占一个片选区。

2.3 读模式与带宽

【带宽计算（16 位总线）】
  异步单字：tRC=110 ns → 2 B / 110 ns = 18.2 MB/s；tRC=70 ns → 28.6 MB/s
  异步页读：首字 90 ns + 15 × 25 ns = 465 ns / 32 B → 68.8 MB/s
  同步突发 66 MHz：66 MHz × 2 B = 132 MB/s
    4 字突发（8 B）效率：t = (6 + 4)/66 MHz = 151 ns → 52.9 MB/s
    ⇒ 突发长度越长，初始延迟摊薄越明显，XIP 建议 ≥ 16 字突发
【XIP 取指的有效带宽】即使总线 132 MB/s，若 I-Cache 未命中惩罚为 8 字填充：
    有效带宽 ≈ 16 B / ((6+8)/66 MHz) = 75 MB/s
  ⇒ 提升 XIP 性能的优先级：① 开 I-Cache ② 增大突发长度 ③ 提高 CLK ④ 缩短 tACC

2.4 命令集

命令以"解锁周期 → 命令码 → 地址 / 数据"的写序列下达。解锁地址在 x8 与 x16 下不同，是最常见的软件 bug 来源。下表以 x16 模式为主。核对命令码基本一致，但地址与第 4 ~ 6 周期细节必须查表。

【解锁周期为什么是 0x555 / 0x2AA】AMD/Fujitsu 命令集（CFI Primary Command Set = 0x0002）的历史约定：
    字节模式（x8）：地址 0x555 写 0xAA，地址 0x2AA 写 0x55
    字模式  （x16）：地址 0x555 写 0x00AA，地址 0x2AA 写 0x0055
  —— 注意：x16 模式下解锁地址不再除以 2，因为命令锁存比较的是"地址总线上的值"，
     而非"字节地址"。x16 器件 A[10:0] = 0x555 时，对应 SoC 字节地址 0xAAA。

  #define NOR_BASE  0x0C000000u                       /* 片选基址（字节地址）*/
  #define NOR_W(a)  (*(volatile uint16_t *)(NOR_BASE + ((a) << 1)))
  NOR_W(0x555) = 0x00AA;                              /* 解锁周期 1 */
  多数 SoC 外部总线在 16 位模式下会自动右移 1 位输出地址，
  故软件用"字地址"直接索引即可；务必用逻辑分析仪 / 示波器实测确认。

2.5 CFI / JEDEC ID 查询

CFI（JEDEC JEP137 / JESD68）让软件在运行时自动识别容量、页大小、擦除区块分布与时序，避免为每种型号硬编码。硬件上只需保证"能稳定读出一个字"，CFI 就能工作；读不出 'QRY' 基本可断定是位宽 / 地址移位 / 时序三类硬件问题之一。下表偏移为 x16 字地址（x8 模式字节地址 = 偏移 × 2）。

【CFI 查询流程（16 位总线）】
static volatile uint16_t *const nor = (volatile uint16_t *)NOR_BASE;
static void nor_cmd(uint32_t wa, uint16_t d) { nor[wa] = d; }

void cfi_enter(void){ nor_cmd(0x0000, 0x00F0); nor_cmd(0x0055, 0x0098); }
void cfi_exit (void){ nor_cmd(0x0000, 0x00F0); }              /* Reset 回到读阵列 */

int cfi_probe(struct cfi_info *p)
{
    uint16_t q, r, y;
    cfi_enter();
    q = nor[0x10]; r = nor[0x11]; y = nor[0x12];
    if (q != 'Q' || r != 'R' || y != 'Y') { cfi_exit(); return -1; }

    p->size      = 1u << (nor[0x27] & 0xFF);      /* 2^N 字节                  */
    p->interface = nor[0x28];                      /* 0=x8 / 1=x16 / 2=可切换   */
    p->bufsize   = 1u << (nor[0x2A] & 0xFF);      /* 写缓冲字节数              */
    p->regions   = nor[0x2C] & 0xFF;
    uint32_t off = 0x2E;
    for (int i = 0; i < p->regions; i++) {
        p->region[i].blocks = (nor[off]     & 0xFFFF) + 1u;
        p->region[i].size   = (nor[off + 1] & 0xFFFF) * 256u;   /* 0 表示 128 KB 特殊编码 */
        if (p->region[i].size == 0) p->region[i].size = 131072u;
        off += 2;                                  /* 每区域 2 个（16 位）字    */
    }
    cfi_exit(); return 0;
}

【读不到 'QRY' 的排错三板斧】
  ① BYTE# 状态是否正确（应为 1 = x16）；
  ② SoC 是否把字节地址右移 1 位输出到地址总线（16 位模式）；
  ③ 等待周期是否足够 —— 先用 30 个等待周期试，成功后二分收敛；
  ④ 示波器看 CE#/OE#/WE# 是否真的产生低脉冲、地址线是否随周期翻转。

2.6 状态位轮询（DQ7 / DQ6 / DQ5 / DQ3 / DQ2 / DQ1）

【健壮的轮询模板（Data# Polling + Toggle Bit + DQ5 超时）】
int nor_wait_ready(volatile uint16_t *addr, uint16_t expect, uint32_t timeout_us)
{
    uint16_t d1, d2;  uint32_t t = 0;
    while (t < timeout_us) {
        d1 = *addr;  d2 = *addr;                    /* 连续两次读判 DQ6 是否翻转 */
        if (((d1 ^ d2) & 0x40) == 0)                /* DQ6 一致 → 操作结束       */
            return (((d1 ^ expect) & 0x80) == 0) ? 0 : -2;
        if (d1 & 0x20) {                            /* DQ5 = 1 → 可能超时        */
            d1 = *addr; d2 = *addr;
            if (((d1 ^ d2) & 0x40) == 0 && ((d1 ^ expect) & 0x80) == 0) return 0;
            addr[0] = 0x00F0;                       /* 复位回到读阵列 */
            return -1;
        }
        delay_us(1); t++;                           /* 也可改轮询 RY/BY# 引脚省总线 */
    }
    return -3;
}

【轮询超时设定】T_poll = CFI 最大超时（0x23~0x26）× 2（余量）× 1.5（温度降额）
  例：字编程最大 2^8 × 2^4 µs = 4096 µs → 轮询上限约 12 ms
      扇区擦除最大 2^8 × 2^4 ms = 4096 ms → 轮询上限约 12 s

3 · 电源设计

3.1 电源域与 I/O 电平匹配

3.2 去耦电容配置

• 去耦回路面积（电容 → 电源引脚 → 地引脚 → 电容过孔）< 50 mm²；BGA 器件优先放在背面焊盘正下方。
• 禁止用 > 3 mm 的细走线连接电容（会引入 5 ~ 10 nH 电感，完全抵消去耦效果）。
• 注意直流偏压效应：X7R 0402 100 nF / 6.3 V 在 3.3 V 偏压下有效容值可能只剩 60 ~ 70 %，建议选 10 V 及以上耐压。
• V_CC 主路径 ≥ 20 mil（0.5 mm），分支到引脚 ≥ 10 mil；整条路径压降 < 50 mV。

3.3 上电 / 掉电时序

【掉电保护设计（针对"经常掉电丢数据"）】
  1) 硬件：电压监控芯片（TPS3839 / MCP130，阈值 2.93 V）输出经与门接到
     CE# 上拉控制与 RESET#：VCC < 2.93 V → RESET#=0、CE#=1，禁止一切操作。
     传播延时 5 ~ 20 µs，远快于 VCC 从 2.93 V 跌到 2.7 V 的时间。
  2) 电源：3.3 V 轨放 ≥ 47 µF 储能，保证 ≥ 1 ms 安全窗口。
  3) 软件：写前后校验；关键参数区双备份 + 序列号 + CRC；上电自检发现"半写"则回滚。
  4) 布局：WP# 上拉，Bootloader 所在扇区设为硬件保护，即使掉电也擦不掉引导区。

3.4 待机与 DPD 低功耗

4 · 典型应用电路

4.1 3 V 系统 16 位非复用接法（推荐基准电路）

4.2 8 位接法与 BYTE# 处理

4.3 电平转换器与总线缓冲