0. 目的与范围

本规范约束 DDR4 器件在嵌入式 / SoC 内存控制器中的软件行为：上电与复位初始化、模式寄存器配置、训练流程、读 / 写 / 刷新命令时序、ZQ 校准、ODT 与端接、CRC / CA 奇偶错误处理、低功耗与复位恢复。凡本文与器件 datasheet 冲突，以 datasheet 为准。

• 统一初始化序列：RESET# 低 ≥200 µs → 释放后 500 µs → CKE 拉高 → tXPR → MRS（MR3→MR6→MR5→MR4→MR2→MR1→MR0）→ ZQCL → 等 tDLLK + tZQinit → 训练，固化一套标准流程。
• 统一寄存器配置：CL / CWL / WR / RTP / AL / CAL / PL / ODT / DBI / CRC / Parity / Gear-down 全部通过 MRS 写入；除 datasheet 明确定义的默认值外，MR0–MR6 必须全部显式初始化。
• 统一训练口径：逐 Byte Lane 独立训练；VrefDQ 与延时二维扫描；训练失败降频重试，禁止硬编码参数。
• 统一刷新与错误处理：以 tREFI 为节拍并按实测温度切换倍率；CRC / CA 奇偶错误有重试、计数告警与降频策略。

一句话结论：DDR4 是「命令驱动、Bank Group 架构、训练决定存亡」的器件 —— 所有读写都要先 ACT 打开行，再发 RD/WR；数据在 AL+CL / AL+CWL 个周期后有效； 没有 ZQCL 的阻抗、没有 Write Leveling 的 DQS-CK 对齐、没有 VrefDQ 训练的内部门限、没有按温度缩短的 tREFI、没有按 Bank Group 区分的 tCCD_S/L，都会让系统表现为偶发位错甚至完全无法训练。

文档使用说明

• 本文是《DDR4 电路设计指南》的软件配套篇：硬件篇解决「怎么接、怎么供电、怎么走线、VTT / VREFCA 怎么做」，本文解决「控制器怎么初始化、怎么训练、命令怎么发、时序怎么等、错误怎么处理」。
• 命令码、寄存器位、时序值均取自 XT52L08G16ABEWGA Datasheet Rev 1.0，与 JEDEC JESD79-4 一致。其它容量 / 位宽 / 速度档存在差异，移植前必须逐条核对（尤其 x16 只有 BG0，x4/x8 有 BG0~BG1）。
• 文中 C 代码为协议骨架伪代码，演示流程与判断条件，非特定平台可直接编译的完整实现；ddr_cmd()、now_ns() 等为平台相关底层。

1 · 器件定位与阵列组织

DDR4 不是「即插即用的 SRAM」。它有 2 个 Bank Group（x16）、每组 4 个 Bank、行 / 列分离的地址、2KB 页、8n 预取，且所有功能靠 MR0–MR6 配置。软件设计的第一件事，是把「地址空间」「Bank Group 约束」和「训练依赖」搞清楚。

1.1 器件定位与关键参数

数据取自 XT52L08G16ABEWGA Datasheet Rev 1.0 第 2 节 Features、第 3 节 Ordering Information 与 Speed Bin 表。

1.2 Bank Group 与地址映射

DDR4 相对 DDR3 最大的结构变化是引入 Bank Group。x16 器件有 2 个 Bank Group × 4 个 Bank = 8 个 Bank。它的价值是允许不同 Bank Group 之间的访问流水化，代价是新增了 Bank Group 相关的时序约束：

1.3 引脚与信号分组

96-ball TFBGA（x16）的关键引脚分组如下，软件 / 控制器需按组管理：

2 · 术语与缩写

DDR4 的术语比 DDR3 多出整整一组（训练、Bank Group、CRC / Parity、CAL / PL）。这里按「命令 / 寄存器」与「时序 / 训练」两组列出，后续章节直接引用。

2.1 命令与寄存器术语

2.2 时序与训练术语

3 · 控制器架构与初始化

DDR4 的初始化比 DDR3 严格得多：必须先完成 7 次 MRS、ZQCL、tDLLK + tZQinit，才能进入训练；训练完成后才允许正常读写。任何一步跳过，都可能表现为「常温能跑、高低温死机」。

3.1 分层职责

3.2 上电初始化 15 步

以下流程取自 datasheet 第 12–13 页「Power-Up and Initialization Sequence」，步骤顺序不可调整：

1. 上电与 RESET#：RESET# 与 TEN 保持低于 0.2 × VDD；RESET# 在电源稳定后保持 ≥ 200 µs，TEN 保持 ≥ 700 µs；CKE 在 RESET# 释放前拉低（至少提前 10 ns）。VDD 从 300 mV 上升到 VDD min 的时间 ≤ 200 ms，且全程 VDD ≥ VDDQ、(VDD−VDDQ) < 0.3 V；VPP 必须同时或早于 VDD 上电，且全程 ≥ VDD。
2. RESET# 释放（拉高），继续等待。
3. 等待 500 µs：DRAM 内部状态初始化，与时钟无关。此期间启动 CK/CK# 并稳定 ≥ 10 ns 或 5 tCK（取大者）；CKE 拉高前必须满足 tIS，并在时钟沿 Td 注册一个 DES 命令。
4. ODT 处理：RESET# 有效期间 DRAM 的 ODT 保持高阻；CKE 注册为高之前 ODT 可不确定；若要在 MR1 使能 RTT_NOM，ODT 输入必须静态保持低，直到 tDLLK 与 tZQinit 都满足。
5. CKE 拉高，并持续保持高直至初始化序列全部完成（含 tDLLK 与 tZQinit 到期）。
6. 等待 tXPR（tXPR = max(tXS, 5 × tCK)）后，才能发第一条 MRS。
7. MRS → MR3（全部应用设置），等 tMRD。
8. MRS → MR6（VrefDQ 初始值等），等 tMRD。
9. MRS → MR5（DBI / DM / RTT_PARK / CA 奇偶），等 tMRD。
10. MRS → MR4（前导 / CAL / 刷新模式 / PPR），等 tMRD。
11. MRS → MR2（CWL / RTT_WR / LPASR / 写 CRC），等 tMRD。
12. MRS → MR1（DLL 使能 / 驱动 / RTT_NOM / 写均衡），等 tMRD。
13. MRS → MR0（BL / CL / WR+RTP / DLL Reset），等 tMOD（不是 tMRD）。
14. ZQCL：启动 ZQ 校准。从 Td 到 Tk 之间，MRS 与 ZQCL 之间必须插入 DES。
15. 等待 tDLLK 与 tZQinit 均满足，然后进入读 / 写训练（含 VrefDQ 训练与 Write Leveling）。

3.3 复位与再初始化

电源稳定的情况下做复位（不断电）流程如下：

1. 拉低 RESET# 至 0.2 × VDD 以下，保持 ≥ tPW_RESET（≥ 1.0 µs，工程上建议取 ≥ 200 µs 与冷启动对齐）；其它输入可不确定。
2. CKE 在 RESET# 释放之前至少 10 ns 拉低。
3. RESET# 释放后，执行上电流程的 步骤 2 ~ 10（等 500 µs → 时钟稳定 → CKE 拉高 → tXPR → 七次 MRS → ZQCL → 等 tDLLK/tZQinit）。
4. 复位完成，DRAM 就绪，可进入读 / 写训练（复位后必须重新训练，不能用上次的训练值）。

3.4 初始化伪代码

/* DDR4-3200 初始化骨架伪代码（XT52L08G16ABEWGA, x16, 2 Bank Group） */
int ddr4_init(const struct ddr4_cfg *cfg)
{
    /* ---- 1. 上电与 RESET ---- */
    gpio_reset_n(0);                  /* RESET# = 0, TEN = 0            */
    pmic_vpp_enable();                /* VPP 2.5V 先于/同时于 VDD       */
    pmic_vdd_vddq_enable();           /* VDD/VDDQ 1.2V, 斜坡 <= 200ms   */
    delay_us(200);                    /* RESET# 低 >= 200us             */
    gpio_reset_n(1);                  /* 释放 RESET#                    */
    delay_us(500);                    /* 内部状态初始化                 */

    /* ---- 2. 时钟与 CKE ---- */
    phy_start_clock(cfg->tck_ns);     /* CK/CK# 稳定 >= 10ns 或 5tCK    */
    ddr_cmd(DES);                     /* Td 沿注册 DES，满足 tIS        */
    cke_high();                       /* CKE 拉高，此后持续保持高       */
    delay_ns(max(tXS, 5 * tCK));      /* tXPR                           */

    /* ---- 3. 七次 MRS（顺序固定） ---- */
    mrs(MR3, mr3_val(cfg));  delay_nck(tMRD);   /* MPR/CRC/FGR/Gear-down */
    mrs(MR6, mr6_val(cfg));  delay_nck(tMRD);   /* VrefDQ 初值           */
    mrs(MR5, mr5_val(cfg));  delay_nck(tMRD);   /* DBI/DM/RTT_PARK/CA PL */
    mrs(MR4, mr4_val(cfg));  delay_nck(tMRD);   /* 前导/CAL/TCR/PPR      */
    mrs(MR2, mr2_val(cfg));  delay_nck(tMRD);   /* CWL/RTT_WR/LPASR/CRC  */
    mrs(MR1, mr1_val(cfg));  delay_nck(tMRD);   /* DLL/驱动/RTT_NOM      */
    mrs(MR0, mr0_val(cfg));  delay_ns(tMOD);    /* BL/CL/WR/DLL Reset    */

    ddr_cmd(DES);                     /* MRS 与 ZQCL 之间插 DES         */
    ddr_cmd(ZQCL);                    /* 启动 ZQ 长校准                 */
    delay_nck(1024);                  /* tZQinit                        */
    delay_nck(1024);                  /* tDLLK                          */

    /* ---- 4. 训练 ---- */
    if (ddr4_train(cfg) != 0) {       /* WL -> MPR -> VrefDQ 2D -> CA   */
        log_warn("train fail at %d Mbps, retry lower freq", cfg->rate);
        return ddr4_init_low_freq(cfg);   /* 降频重试，绝不强行继续     */
    }
    return 0;
}

4 · 模式寄存器 MR0–MR6 体系

DDR4 有 7 张模式寄存器（MR0–MR6），比 DDR3 多 3 张。它们通过 MRS 命令的 BG0 + BA[1:0] 选择，op-code 由地址总线 A[17:0] 承载。除 datasheet 明确保证的默认值位外，其余位上电必须全部显式写入。

4.1 七张表总览与寻址

4.2 MR0 —— 突发 / CL / WR / DLL

4.3 MR1 —— DLL / 驱动 / RTT_NOM

4.4 MR2 —— CWL / RTT_WR / LPASR / 写 CRC

4.5 MR3 —— MPR / CRC 写延迟 / FGR / PDA / Gear-down

4.6 MR4 —— 前导 / CAL / 刷新 / PPR

4.7 MR5 —— DM / DBI / RTT_PARK / CA 奇偶

4.8 MR6 —— VrefDQ 训练与 tCCD_L / tDLLK

4.9 写 MRS 的准则

• 整寄存器重写：MRS 按 BG/BA 选中整张表，op-code 覆盖全部位域；不允许「只改一个位」——未显式写入的位会变成你以为的默认值以外的内容。
• 顺序固定：初始化按 MR3 → MR6 → MR5 → MR4 → MR2 → MR1 → MR0，MR0 放最后（它触发 DLL Reset）。
• 间隔正确：MR3/6/5/4/2/1 之后等 tMRD（8 nCK）；MR0 之后等 tMOD（max(24 nCK, 15 ns)）。
• 命令间插 DES：从 Td 到 Tk，MRS 与 ZQCL 之间必须插入 DES，保证命令边界被正确锁存。
• RFU 位一律写 0：写入非 0 的 RFU 编码，DRAM 行为未定义。
• 运行中改 MR 的限制：自刷新退出后，在 tXS 满足前，只允许访问 MR0 的 CL 与 WR/RTP、MR2 的 CWL、MR3 的 Gear-down（且器件不处于 PDA 模式）；其它 MR 必须等 tXS 满足。
• 改 CL / CWL / WR / Gear-down 后必须重训：这些字段改变了延迟链，旧训练值不再有效。
• 多 Rank / PDA 场景：PDA 模式下先用 CS# + 地址 选中目标颗，再发 MRS；未被选中的颗粒接受 DES。配置完成后退出 PDA（MR3 A4 = 0）。