DDR5 SDRAM 电路设计指南

编制日期 2026-09-21 ｜ 版本号 Rev 1.0

DDR5-3200 / 3600 / 4000 / 4400 / 4800 / 5600 / 6400 / 7200 / 8000+ MT/s · On-DIMM PMIC · RCD / DB · 双 40 bit 子通道 · DFE 与高速训练

0 · 文档说明

适用范围

• 本文针对 DDR5 SDRAM（JESD79-5 系列）的硬件电路设计，覆盖颗粒（down / 板载）与模组（UDIMM、SODIMM、RDIMM、LRDIMM）两类落地形态，速率覆盖 3200 ~ 8800 MT/s。
• 适用对象：服务器 / PC / 边缘计算 / 高端嵌入式主控（Intel、AMD、飞腾、海光、NXP、瑞萨、TI、SoC FPGA 等）的主存接口原理设计、PCB Layout、电源完整性、信号完整性与量产调试。
• 内容包含：规格对比、封装球位、信号定义、CA 命令总线协议、电源与 On-DIMM PMIC、典型电路（内联原理图）、子通道架构与训练、Layout 规范、SI 与端接、ESD 与可靠性、焊接生产、故障排查、检查清单与 BOM。
• 不包含：主控侧内存控制器微架构、BIOS/UEFI MRC 源码、完整 JEDEC 寄存器位定义。

本系列其他文档

快速决策：DDR4 / DDR5 / LPDDR5 / GDDR 怎么选

本文速览：DDR5 相对 DDR4 的九处本质变化

1. 电压下探：VDD/VDDQ 由 1.2 V 降为 1.1 V，VPP 由 2.5 V 降为 1.8 V，AC 噪声容限更紧（±3% 量级）。
2. 电源调节下沉到内存条：模组上集成 PMIC（输入 5 V 或 12 V），主板不再直接供给 1.1 V。
3. 通道拆分：单个 DIMM 拆成两个独立的 32 bit 子通道（各含 8 bit 校验），并行度翻倍。
4. 命令地址串行化：RAS#/CAS#/WE#/ACT# 取消，全部命令由 CA 总线在 1~2 个时钟内串行传输。
5. 突发长度翻倍：BL16（burst chop 为 BC8），预取由 8n 变 16n。
6. Bank 数翻倍：8 bank group × 4 bank = 32 bank，配合 Same-Bank Refresh 降低刷新开销。
7. 均衡与训练复杂化：引入 DFE、内部 VREF 训练、DCA（占空比调整）、CA 训练、Loopback 反馈训练。
8. 刷新粒度细化：All-Bank Refresh / Same-Bank Refresh（REFsb）+ RFM/ARFM 行锤抑制。
9. 管理总线升级：SPD Hub + PMIC + TS 通过 I2C/I3C（HSCL/HSDA）统一管理，支持遥测。

1 · 器件基础

本节给出 DDR5 与 DDR4 的规格对照、封装与球位分区、以及设计必须遵守的关键电气参数。任何一条不满足，后续 Layout 与训练都无法救回。

1.1 规格对比：DDR4 vs DDR5

1.2 封装与球位定义

1.3 关键电气参数

上表中的阻抗、端接与时序值会随代际与厂商修订而变；主控提供的 PDG（Processor Design Guide / DDR Design Guide）优先级高于本文，冲突时以 PDG 为准。

2 · 接口与协议

DDR5 最大的协议变化是「命令地址串行化」：传统 RAS#/CAS#/WE#/ACT# 引脚被取消，所有命令由 14 bit CA 总线在 1~2 个 CK 周期内串行发送。这一改动把引脚数降下来的同时，把时序约束与训练责任转移到了控制器与 Layout。

2.1 完整信号定义

2.2 CA 总线：命令如何被「串行化」

DDR5 的命令由 CA 总线在 1 个（1T）或 2 个（2T）CK 周期内传输。第一个周期传输命令码与部分地址，第二个周期（若需要）传输剩余地址与 Bank/Bank Group 位。主控侧通过 CA 训练（CA Training）确定采样点，DRAM 侧通过内部 VREF 与（部分器件的）CA 端接保证信号质量。

CA 总线的硬件含义

• 引脚数下降：取消 RAS#/CAS#/WE#/ACT#/BA/ADDR 分立引脚后，x8 颗粒的地址命令类引脚从 DDR4 的约 25 根降到 15 根，为电源与地腾出球位（这也是 DDR5 能在 1.1 V 下保持电源完整性的前提之一）。
• 时序余量下降：CA 是 SDR 但速率等于 fCK（最高 4.4 GHz 命令率），建立保持窗口极小，必须做 CA 训练（VREF + 延迟），且 CA 走线必须 Fly-by 等长、末端端接。
• 2T 命令降低效率：高频下主控常自动切到 2T 命令时序（类似 DDR 的 2T 模式），会损失少量带宽，属正常现象，不要误判为故障。
• 调试难度上升：逻辑分析仪无法像 DDR3 那样「看引脚知命令」，必须使用支持 DDR5 CA 解码的协议分析仪或依赖主控训练日志。

2.3 BL16 / BC8、子通道与同帧 ECC

突发长度 BL16 与 Burst Chop BC8

同帧 ECC（Same-Frame ECC）与片上 ECC 的区别

2.4 刷新机制与 Same-Bank Refresh

刷新开销估算（单 rank，2 个 16 Gb x8 颗粒组 32 bit 子通道）：

  标准刷新：tREFI = 3.9 us  ->  1 s 内 256,000 次 REFab
            每次 tRFC1 ≈ 295 ns  ->  占用率 = 256000 x 295ns / 1s ≈ 7.5%

  同帧拆分为 REFsb（假设把 32 bank 分为 32 次，每次 tRFCsb ≈ 130 ns）：
            总刷新次数不变，但单次阻塞从 295 ns 降到 130 ns
            最坏情况单次阻塞降低约 56%，延迟尖峰明显改善

  高温（> 85 C）：tREFI 折半为 1.95 us  ->  占用率约 15%，带宽可观测下降
  => 热设计目标：Tcase 控制在 85 C 以下，避免进入 2x 刷新区

2.5 模式寄存器与训练相关 MR

DDR5 的模式寄存器数量显著多于 DDR4，训练相关的设置项分散在多个 MR 中。下表列出与硬件设计/调试最相关的项（地址与位定义以 JESD79-5 与目标 datasheet 为准）：

典型初始化写 MR 序列（示意，顺序与延时以主控 MRC 与 datasheet 为准）

 1. 供电稳定（VDD/VDDQ 1.1 V、VPP 1.8 V），拉低 RESET_n
 2. RESET_n 保持低 >= tPW_RESET（典型 1 us 量级，以 datasheet 为准）
 3. 释放 RESET_n，等待 tXPR（典型几百 ns ~ us）
 4. 拉高 CKE 类使能（DDR5 由命令/CS 管理，按主控要求执行）
 5. ZQCL（长校准），等待 tZQINIT（典型 1 us 量级）
 6. MRW：设置 BL=16、CL、tWR、驱动强度、RTT_PARK
 7. MRW：进入 Write Leveling 模式 -> 训练 -> 退出
 8. MRW：CA 训练模式 -> CA VREF / CA 延迟训练 -> 退出
 9. MRW：Read Leveling / DQS 延迟训练
10. MRW：内部 VREF 训练（逐字节、逐子通道）
11. MRW：DFE 使能 + 系数训练
12. MRW：DCA（占空比）训练
13. MRW：Loopback 训练（若主控与颗粒支持）
14. MRW：正常模式，进入 IDLE，开始正常读写
15. 周期性：ZQCS（短校准）、VREF 重训练、温度触发重训练

2.6 带宽与容量计算

带宽计算公式（理论峰值）

  单子通道峰值 (B/s) = 速率(MT/s) x 子通道位宽(bit) / 8
      例：DDR5-6400 单子通道 = 6400 x 32 / 8 = 25,600 MB/s = 25.6 GB/s

  单个 DIMM 峰值 = 速率 x 64 / 8        （双 32 bit 子通道合计）
      例：DDR5-6400 DIMM = 6400 x 64 / 8 = 51.2 GB/s

  注意：若启用 ECC（CB[7:0]），链路总位宽为 (32+8) x 2 = 80 bit，
        但「数据带宽」仍按 64 bit 计算，校验位不承载用户数据。

  有效带宽 = 峰值 x 效率系数
      效率系数典型：Stream 类连续流 0.85~0.92
                    随机小粒度访问 0.25~0.45
                    受 tRC / tREFI / 刷新占用率 / 读写翻转惩罚影响

  板载（down）方案容量计算：
      单子通道容量 = 颗粒容量(bit) x 颗粒数 / 8
      例：4 颗 x8 16 Gb -> 16 Gb x 4 / 8 = 8 GB（单子通道）
          两子通道共 8 颗 -> 16 GB

2.7 多 Rank、3DS 与容量组织

2.8 模组上的关键器件：RCD / DB / PMIC / SPD Hub

管理总线（HSCL / HSDA）的硬件要求

3 · 电源设计

DDR5 电源设计的第一原则是：电压调节从主板下沉到内存条。模组方案主板只负责送 5 V 或 12 V；板载（down）方案则必须由设计者自己完成整条 PMIC / DC-DC 链路。1.1 V 下 ±3% 的 AC 噪声预算（约 33 mV）决定了这一章的每一项都不能打折。

3.1 电源域与容差

噪声预算拆解（以 VDD = 1.1 V 为例，数值按目标 datasheet 复核）

  总容差（典型）   : ±3%  ->  ±33 mV
  其中建议分配：
     DC 设定误差    : ≤ 8 mV   （PMIC 反馈电阻 0.5% + 基准源误差）
     低频纹波 (<1MHz): ≤ 10 mV  （由 buck 输出电感/输出电容决定）
     高频噪声 (>1MHz): ≤ 8 mV   （由陶瓷去耦阵列与平面电容决定）
     瞬态跌落        : ≤ 7 mV   （由负载阶跃响应与 bulk 电容决定）

  => 只要有一项超预算，就会在眼图上直接表现为：写眼收窄、VREF 训练窗口变窄、
     高温下随机错。不要指望「靠训练救回来」——训练能补偿时序，补偿不了电源噪声。

3.2 On-DIMM PMIC

3.3 板载（down）方案与主板供电规划

板载 vs 插槽的取舍

板载方案电源预算估算（示例，数值需按实际器件复核）

  单颗 DDR5 x8 颗粒工作电流（估算量级）：
      IDD0（激活待机）        ~ 40~70 mA
      IDD4R（读，6400 MT/s） ~ 150~250 mA
      IDD4W（写，6400 MT/s） ~ 180~300 mA
      IDD5B（刷新）          ~ 200~350 mA
      IDD2P（低功耗）        ~ 15~40 mA

  8 颗粒（16 GB，双 32 bit 子通道）满负荷估算：
      I_VDD  ≈ 8 x 0.25 A = 2.0 A（读写峰值可到 3 A）
      I_VDDQ ≈ 0.5~1.5 A（与 DQ 翻转率和端接电流相关，端接电流不可忽略）
      I_VPP  ≈ 10~30 mA（很小，但需独立路）

  输入侧（12 V）电流：
      总功率 ≈ 1.1 V x 3.5 A + 1.1 V x 1.5 A + 1.8 V x 0.03 A ≈ 5.6 W
      I(12V) ≈ 5.6 W / 12 V / 0.9（效率） ≈ 0.52 A

  多插槽场景（服务器，8 条 RDIMM @ 12 V）：
      单条峰值按 25~40 W 计 -> 8 条 ≈ 200~320 W
      => 12 V 输入需 ≥ 30 A，必须独立电源层 + 多盎司铜厚

3.4 去耦电容配置

去耦布局硬规则

  1. 高频电容（0.1 / 0.01 uF）必须贴在颗粒背面、正对电源球，
     过孔到焊盘距离 <= 1.0 mm，过孔到平面 <= 0.5 mm。
  2. 每个电容至少 2 个过孔到电源平面、2 个过孔到地平面，禁止共用过孔。
  3. 电容本体到 BGA 的距离优先于「布线美观」：宁可绕线，不要挪走电容。
  4. 不同容值电容不要排成一条直线（会造成同一方向的反谐振），
     采用交错 / 棋盘式布置。
  5. 0201 与 0402 混用时注意回流焊的立碑风险，0402 更稳妥。
  6. 板载方案在 VRM 输出侧预留 1~2 个 bulk 焊位，便于调试时调整 ESR/容值。

3.5 上电 / 掉电时序

上电时序规则（整理版，所有延时以目标 datasheet 为准）

  seq:
    1) 管理/备用电源建立（1.8 V 或 3.3 V，按模组规范）
    2) 模组输入电源 5 V / 12 V 建立并稳定
    3) On-DIMM PMIC 完成软启动，输出 VPP(1.8 V) 与 VDD/VDDQ(1.1 V)
       - VPP 与 VDD 的先后关系：VPP 同时或先于 VDD 建立
       - 任意时刻满足 VPP >= VDD
       - VDD 与 VDDQ 之间通常要求同时或 VDDQ 不晚于 VDD
    4) 电源稳定并维持足够时间（典型 >= 200 us 量级）后释放 RESET_n
    5) RESET_n 释放后等待 tXPR（量级数百 ns ~ us）才允许发第一条命令
    6) ZQCL（长校准）-> tZQINIT 等待
    7) 训练序列（详见第 5 章）
    8) 正常读写

  掉电时序：
    a) 停止所有访问，发出 PRECHARGE ALL 关闭所有行
    b) 进入自刷新（若需保持数据）或直接下电
    c) 拉低 RESET_n（推荐），确保 DRAM 处于确定态
    d) 撤除 VDD / VDDQ / VPP：VPP 同时或晚于 VDD 撤除
    e) 严禁在 VDD 未撤除时单独撤除 VPP（字线偏置异常风险）

  违反后果：
    - VDD 上升非单调 / 回勾 -> 内部状态机卡死，表现为上电后不响应
    - VPP 晚于 VDD -> 字线驱动不足，读写失败或单元损伤
    - RESET_n 释放过早 -> 初始化不完整，训练阶段随机失败

自刷新与掉电保持

3.6 功耗与热管理

3.7 PDN 目标阻抗与电源完整性

目标阻抗法（板载方案必做，模组方案做输入侧）

  Z_target = 允许纹波电压 / 最大瞬态电流

  例：VDD = 1.1 V，允许高频纹波 15 mV，最坏阶跃电流 6 A
      Z_target = 15 mV / 6 A = 2.5 mΩ

  控制频段：
      F_max = 1 / (2 x pi x t_r)     或经验取 0.35 / t_r
      若电流阶跃上升时间 t_r = 50 ns ->  F_max ≈ 7 MHz（由 bulk 与中频电容覆盖）
      若 t_r = 5 ns -> F_max ≈ 70 MHz（必须由陶瓷阵列 + 平面电容覆盖）

  分层控制建议：
      < 100 kHz      : VRM 环路 + bulk（聚合物 / 电解）
      100 kHz~2 MHz  : 中频陶瓷（10 / 22 uF）
      2 MHz~80 MHz   : 高频陶瓷（0.1 / 0.047 / 0.01 uF）+ 电源/地平面对电容
      > 80 MHz       : 封装内电容 + 芯片内电容（设计者只能通过平面与过孔优化）

  平面电容（薄介质电源地平面对）是最便宜的 >100 MHz 去耦：
      采用 2~4 mil 介质（PP 106 / 1080）紧耦合电源地平面，
      单位面积电容约 100~250 pF/cm^2，ESL 极低。

4 · 典型应用电路

本节给出三种落地形态的原理图（内联绘制）：板载颗粒点对点、UDIMM/SODIMM 插槽、RDIMM（含 RCD）。所有网络均按第 6 章的阻抗与等长规则布线。

4.1 板载（down）颗粒点对点方案

板载方案逐网络说明

4.2 UDIMM / SODIMM 插槽方案

插槽方案设计要点

4.3 RDIMM（含 RCD）方案的额外注意