PSRAM 伪静态随机存储器 电路设计指南

Pseudo Static RAM · SPI / Quad / OPI x8 DDR · HyperBus HyperRAM · 并行 ADMUX CellularRAM · 自刷新与延迟设计 ｜ 编制日期 2026-09-23 ｜ 版本号 Rev 1.0

0 · 文档说明

适用范围

• 本文针对伪静态随机存储器（PSRAM）的硬件电路设计，覆盖 4 Mb ~ 512 Mb 常见容量段，接口含 SPI / Quad SPI、OPI x8 DDR、HyperBus（HyperRAM）、并行 ADMUX（CellularRAM 类）。
• 适用对象：MCU / SoC / FPGA 的外扩 RAM，用于 XIP 代码执行、GUI 帧缓存、音频缓冲、AI 模型权重缓存、协议栈与网络缓冲、日志环形缓冲等。
• 内容包含：选型对比、封装引脚、电气参数、四类接口的协议与命令、延迟与刷新机制、电源与低功耗、典型电路（内联原理图）、200 MHz DDR 级 Layout、SI 与端接、可靠性、生产、排查与检查清单。
• 不包含：控制器驱动实现、Cache 一致性策略、内存分配算法。所有寄存器位定义、命令字与时序数值一律以目标型号 datasheet 为准，本文给出的是工程范围值与设计方法。

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1 · 器件基础

1.1 定位与选型对比

工作原理：DRAM 内核 + 片内自刷新控制器 + SRAM 兼容接口

PSRAM 的存储内核是 DRAM（1T1C：一个选择晶体管 + 一个存储电容），单元面积约为 SRAM（6T）的 1/4 ~ 1/6，因此每 MB 成本远低于 SRAM；同时芯片内部集成了刷新控制器、地址锁存器、刷新仲裁器与时序发生器，对外呈现的是 SRAM 风格的接口。主机只需给出地址和读/写命令，不需要像 SDRAM 那样发 ACTIVE / PRECHARGE / REFRESH，也不用管理行地址复用与 Bank。"伪静态（Pseudo Static）"正是指"外表静态、内核动态"。

• 自刷新是"透明"的，但不是"免费"的：内部刷新要占用阵列周期，主机在刷新窗口内访问会被拉长（表现为可变延迟、RWDS 拉高），且主机必须周期性释放 CS#（见 5.3）。
• 数据易失：掉电即失；部分型号在 Deep Power-Down 模式下不保证数据保持，唤醒后需重新初始化并重载数据（以 datasheet 为准）。
• 无擦写寿命限制：DRAM 单元没有 P/E 次数概念，可无限次随机写，不需要 ECC、坏块表、磨损均衡，软件模型与 SRAM 基本一致。
• 密度/成本定位：介于 SRAM 与 DRAM 之间——比 SRAM 便宜、密度高；比 DDR 慢、容量小、但接口简单得多。

与同类存储器的横向对比

主要厂商与型号

1.2 封装与引脚定义

PSRAM 有三种物理形态，对应三种完全不同的系统设计复杂度：串行 8 脚（最易用，Quad 接口）、BGA-24（HyperBus，带宽最高）、BGA-48（并行 ADMUX，引脚最多，仅用于老平台或 FPGA）。

封装与机械参数

关键引脚说明（按接口分类）

1.3 关键电气参数

下表为工程常用范围值，用于前期方案评估与原理图设计；正式设计必须以目标型号 datasheet 的 Electrical Characteristics 与 AC Timing 表为准。

2 · 接口与协议

2.1 四类接口对比

2.2 SPI / Quad PSRAM 命令集与初始化

Quad SPI PSRAM 的软件模型与 SPI NOR 高度相似（命令 + 地址 + 数据），但没有状态寄存器的忙标志，也没有擦除/编程等待——写操作是立即完成的，软件上不需要轮询"忙"，这一点是新工程师最容易惯性犯错的地方（照抄 NOR 的 wait_busy() 会死等）。

常用命令表

初始化序列（伪代码）

/* ===== Quad SPI PSRAM 初始化序列（命令字以目标 datasheet 为准） ===== */
  1) 上电
     VDD / VDDQ 单调上升至容差范围内；
     CS# 由外部 10 kΩ 上拉保持高电平；
     延时 tPU（VDD 稳定 → 首次访问，典型 150 ~ 500 µs）。

  2) 软复位（8 脚封装无 RESET# 时）
     CS#↓  → 发 0x66 →  CS#↑        /* Reset Enable  */
     CS#↓  → 发 0x99 →  CS#↑        /* Reset Memory  */
     延时 tRST（典型 10 ~ 200 µs，以 datasheet 为准）。

  3) 读 ID 并校验（防呆关键步骤）
     CS#↓ → 发 0x9F → 读 3 ~ 8 字节 → CS#↑
     校验：MF ID 是否等于期望厂商（如 AP Memory 0x5D）；
           密度码是否等于 BOM 型号对应密度；
           不一致 → 记录错误码、禁止进入 memory-mapped，并打印 ID。

  4) 进入 Quad 模式
     CS#↓ → 发 0x35 → CS#↑

  5) 配置模式寄存器
     突发长度（16 / 32 / 64 / 128 B，包封或线性）；
     读延迟 / dummy cycles（按目标频率，见 5.4）；
     驱动强度（默认中间档，见第 7 章）。

  6) 提速
     SCK 切到目标频率（如 104 MHz）→ 重新按频率配置 dummy cycles。

  7) 自检（建议量产必做）
     末地址写 0xAA55AA55 / 0x55AA55AA / 0x00000000 / 0xFFFFFFFF 回读比较；
     再按 1 KB 步进做地址行走位（walking 1）抽检；
     全片读写校验耗时较长，可只在研发与首件执行。

2.3 OPI x8 DDR 事务结构

OPI（Octal Peripheral Interface）把命令、地址、数据全部放到 8 条 DQ 线上，并在时钟的上升沿与下降沿都传数据（DDR）。200 MHz × 2 边沿 × 8 bit = 3.2 Gbps = 400 MB/s 理论峰值，是目前 MCU 外扩 PSRAM 的主流高速方案。

/* ===== OPI PSRAM 读事务的时间构成（示例：200 MHz DDR，突发 64 B） ===== */
  tCK        = 1 / 200 MHz = 5.00 ns
  N_cmd      = 2 CK      /* 命令                     */
  N_addr     = 4 CK      /* 32 位地址，8 bit/边沿     */
  N_latency  = 8 CK      /* 由模式寄存器按频率配置     */
  N_turn     = 1 CK      /* 总线转向                  */
  N_data     = 32 CK     /* 64 B / (2 B per CK)       */
  ─────────────────────────────────────────────────
  N_total    = 47 CK = 235 ns
  有效带宽   = 64 B / 235 ns ≈ 272 MB/s   （峰值利用率 68 %）

/* ===== OPI 初始化要点 ===== */
  1) 多数 OPI PSRAM 上电后默认处于 SPI/Quad 单线模式，
     必须先以低速 SPI 完成识别与模式寄存器配置，再切到 OPI x8 DDR。
  2) 切换命令与切换后的首条命令之间要留足 tCPH，且切换后
     第一次访问建议用低速（≤ 50 MHz）验证读写正常再提速。
  3) 控制器侧需同时配置：CK 差分/单端、延迟周期数、突发类型、
     RWDS 采样沿、驱动强度、采样时钟相位（多数需做 read strobe 训练）。

2.4 HyperBus / HyperRAM 协议

HyperBus 用 48 位命令-地址包（CA）在 DQ[7:0] 上以 DDR 方式传输（6 字节 / 3 个 CK），随后是可配置的初始延迟，再进入数据阶段；RWDS 是双向选通，同时承担延迟扩展与刷新指示。

CA（Command-Address）位定义

寄存器空间（地址与位定义以 datasheet 为准）

/* ===== HyperBus 寄存器读（以读 CR0 @ 0x000800 为例，位域以 datasheet 为准） ===== */
  uint64_t ca = 0;
  ca |= (1ULL << 47);                              /* R/W#  = 1 : 读           */
  ca |= (1ULL << 46);                              /* AS    = 1 : 寄存器空间    */
  ca |= (1ULL << 45);                              /* Burst = 1 : 线性突发      */
  ca |= ((uint64_t)(0x000800ULL & 0xFFFFFF) << 16); /* 寄存器地址 → CA[39:16]   */
  /* CA[15:3] 保留写 0；CA[2:0] 保留写 0 */
  发送 6 字节 CA（DDR，8 bit/边沿，3 个 CK）→ 等待初始延迟 → 读 2 字节数据

/* ===== HyperBus 初始化序列 ===== */
  1) 上电：VDD / VDDQ 单调上升；RESET# 保持低 ≥ tRST（10 ~ 200 µs）
     → 释放 RESET# → 等待 tPU（150 ~ 500 µs）；CS# 全程由上拉保持高。
  2) 读 IDR0 / IDR1，校验厂商 ID 与密度码。
  3) 写 CR0：初始延迟按目标频率选取（见 5.4 表）；
             选择固定延迟（时序确定，推荐）或可变延迟（性能略高、时序可变）；
             配置驱动强度（默认中档）与输出压摆率。
  4) 写 CR1：使能温度补偿刷新（TCSR），配置阵列刷新范围（全阵列 / 半阵列）。
  5) 读回 CR0 / CR1 校验写入生效（回读不一致 → 判定焊接或电源异常）。
  6) 切换到目标时钟频率，执行读选通训练，然后开始正常访问。

2.5 延迟周期、RWDS 与刷新指示

延迟机制要点

2.6 带宽与吞吐计算

/* ===== 1) 理论峰值带宽 ===== */
  BW_peak = f_CK × DDR倍数 × 位宽 / 8           （单位：MB/s）

  Quad SPI SDR @104 MHz ×4 : 104e6 × 1 × 4 / 8 =  52 MB/s
  Quad SPI DDR @133 MHz ×4 : 133e6 × 2 × 4 / 8 = 133 MB/s
  HyperBus   DDR @166 MHz ×8 : 166e6 × 2 × 8 / 8 = 332 MB/s
  OPI        DDR @200 MHz ×8 : 200e6 × 2 × 8 / 8 = 400 MB/s

/* ===== 2) 有效带宽（计入事务开销） ===== */
              突发数据字节数
  BW_eff = ─────────────────────────────────
           (N_cmd + N_addr + N_lat + N_data) × tCK

  N_data = 突发长度 / (位宽字节 × DDR倍数)      /* OPI: 64 B 突发 → 32 CK */

/* ===== 3) 计算示例：OPI @200 MHz DDR，突发 64 B ===== */
  tCK = 5 ns；N_cmd+N_addr = 6 CK；N_lat = 8 CK；N_data = 32 CK
  总时间 = (6 + 8 + 32) × 5 ns = 230 ns
  BW_eff = 64 B / 230 ns = 278 MB/s      → 峰值利用率 69.6 %

/* ===== 4) 同一配置改为 128 B 突发 ===== */
  总时间 = (6 + 8 + 64) × 5 ns = 390 ns
  BW_eff = 128 B / 390 ns = 328 MB/s     → 峰值利用率 82.1 %

/* ===== 5) 首字节延迟（影响 XIP 与随机访问性能） ===== */
  T_first = (N_cmd + N_addr + N_lat) × tCK
  OPI @200 MHz，延迟 8 CK      : (6 + 8) × 5.0 ns = 70 ns
  HyperBus @166 MHz，延迟 6 CK : (3 + 6) × 6.0 ns = 54 ns

注：表中有效带宽为按典型事务开销（命令+地址 6 CK、延迟 6~8 CK）计算的理论估计，未计入 CS# 释放、刷新插入与总线竞争，实测值通常再低 10 % ~ 20 %。另外，PSRAM 硬件突发上限为 1 KB（wrap），软件驱动通常按 64 B 页缓存管理单次事务，64 B 封顶属于驱动策略而非硬件限制。

2.7 并行 ADMUX PSRAM（CellularRAM）

并行 PSRAM 采用地址数据复用（ADMUX）：低 16 位地址与 16 位数据共用 ADQ[15:0]，靠 ADV# 的下降沿锁存地址，高位地址由 A[22:16] 提供。支持三种访问模式。

3 · 电源设计

3.1 供电轨与去耦

去耦电容配置（推荐基线）

3.2 上电 / 掉电时序

上电 / 掉电约束（写入设计文件的检查项）

/* ===== 上电时序约束模板（数值需替换为目标 datasheet 值） ===== */
  tVR     : VDD 上升时间        ≤ 规定值（常见 ≤ 20 ms，部分型号要求 ≤ 500 µs）
  tVQ     : VDDQ 上升时间       ≤ 规定值
  |VDD − VDDQ|                 ≤ 额定差值（常见 0.5 V ~ 1.0 V），全程不得超出
  VDD/VDDQ 单调性               : 上升沿不得回勾或跌落（回勾 > 100 mV 需重做电源）
  tRST    : RESET# 低脉冲宽度   ≥ 10 ~ 200 µs（按型号）
  tPU     : 电源稳定 → 首次访问 ≥ 150 ~ 500 µs
  CS# 状态: 上电全过程必须由上拉保持为高（主控 IO 默认高阻时尤其重要）
  SCK/CK  : 上电期间必须处于确定电平（禁止浮空或振荡）

/* ===== 掉电与异常断电 ===== */
  · 掉电时 VDD 与 VDDQ 应同时或 VDDQ 先于 VDD 下降到 0.5 V 以下（按型号）；
  · 任何时刻若 VDD 跌出容差，必须重新执行完整上电复位流程，
    不可仅靠软复位恢复——低压下内部刷新控制器状态可能已紊乱；
  · 电池供电产品建议给 PSRAM 电源加欠压锁定（UVLO）或由 PMIC 统一断电，
    避免"慢速掉电"导致阵列进入未知状态。

3.3 低功耗模式

PSRAM 的数据保持依赖内部刷新，因此"休眠越深、刷新越少、功耗越低、但唤醒越慢且风险越高"。下表按深度排序（模式名称、进入命令、电流与唤醒时间各厂不同，必须查 datasheet）。

/* ===== 低功耗进入/退出流程（伪代码，命令与位定义以 datasheet 为准） ===== */
  进入 Deep Sleep:
    1) 等待所有进行中的 DMA / XIP 访问结束（否则会丢事务）；
    2) 确保 CS# 已拉高且满足 tCPH；
    3) 写 CR0/模式寄存器使能 Deep Sleep；
    4) 主控可将 PSRAM 的时钟关闭（停止 CK 输出）以进一步省电；
    5) 若主控 IO 会在休眠中变高阻 → 必须靠外部上拉保持 CS# 为高。

  退出 Deep Sleep:
    1) 恢复时钟输出，等待时钟稳定；
    2) CS#↓ → 等待 tXHS（唤醒时间，数十 ~ 150 µs）→ 再发起正常命令；
    3) 建议读一次 ID 或模式寄存器确认器件已就绪；
    4) 若之前进入的是 DPD → 走完整初始化流程（复位 → 配置 → 读选通训练）；
    5) 恢复 DMA / Cache / XIP 配置。

  周期性刷新释放（非休眠场景也必须做）:
    每笔事务结束后释放 CS#，保证在任意 tCEM（4 µs）窗口内
    至少有一次 CS# 高电平（≥ tCPH），否则高温下有丢数据风险。

4 · 典型应用电路

4.1 SoC ↔ OPI PSRAM（推荐主方案）

逐网络说明（OPI PSRAM）

4.2 SPI / Quad PSRAM（低引脚数方案）

逐网络说明（SPI / Quad PSRAM）

4.3 HyperRAM（HyperBus）电路

HyperRAM 的电气连接与 OPI 高度相似（拓扑同见图 4-1），差异集中在以下几点：

逐网络说明（HyperRAM，BGA-24）

4.4 并行 ADMUX PSRAM 电路

4.5 多片 SPI PSRAM 共总线与 CS 译码拓扑

当单片容量不足（例如需要 4 × 64 Mb = 32 MB）时有两种做法：共总线多片选（本节）与直接选用更大容量单片（优先推荐——共总线会显著增加负载与 Layout 难度）。

多片设计规则