eMCP 电路设计指南

eMMC + LPDDR 合封 · 双总线独立设计 · 五路电源域与上电时序 · 254-ball / 0.5 mm pitch HDI 扇出 · 启动链路与 DRAM 训练 · 热与可靠性 ｜ 编制日期 2026-09-21 ｜ 版本号 Rev 1.0

本指南面向嵌入式与移动终端硬件工程师、Layout 工程师与底层软件工程师，覆盖 eMCP（embedded Multi-Chip Package，eMMC + LPDDR 合封） 从器件选型、原理图与电源设计、启动时序、PCB Layout、热与可靠性、焊接生产到故障排查的完整链路，并给出可直接落地的参数、规则与检查清单。

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阅读建议

• 方案选型阶段：先看 §1，判断到底是选 eMCP、uMCP 还是分立方案。
• 原理图阶段：§3（电源域与上电时序）与 §4（参考电路）是必读，这两处出错后期无法用软件规避。
• PCB Layout 阶段：§6 全章必读，其中 §6.2 扇出与 §6.4 等长是项目成败的分水岭。
• Bring-up 与驱动阶段：§5 给出从 BootROM 到 DRAM 训练完成的完整链路与失败定位方法。
• 量产与维护阶段：§8、§9、§10。

1 · eMCP 器件基础

eMCP 把「一颗 eMMC（NAND + 控制器 + FTL）」和「一颗低功耗 DRAM」封进同一个 BGA。它对外暴露两套完全独立的接口与电源域，换来的好处是主板面积与布线长度的显著下降，代价是封装不可替换、散热密度上升、以及对 PCB 工艺的硬性要求。

1.1 什么是 eMCP：与分立方案的真实差异

常见的误解是「eMCP 就是把两颗芯片粘在一起，省点面积」。真正的差异有四层，理解这四层才能判断要不要上 eMCP。

• 面积：单封装 11.5 × 13 mm 替代「eMMC BGA-153 + LPDDR4X BGA-200 两颗 + 两者间布间距」，厂商公开数据典型可节省 40%~55% 的器件占用面积。
• 布线长度：DRAM 到 SoC 的走线长度是 LPDDR4X 时序预算的第一杀手。合封把 DRAM die 放在离 SoC 更近的位置，配合合理布局可显著压缩走线长度与过孔数量。
• 供应链：合封后 eMMC 与 DRAM 的容量组合被锁定，DRAM 涨价或缺货时无法单独替换；且不同厂商 pin-to-pin 兼容的型号极少。
• 工艺门槛：0.5 mm pitch + 254 球意味着 PCB 必须上 HDI（激光盲孔 + via-in-pad），且必须配 X-Ray 检测焊点，这两项都会抬高单板成本与板厂门槛。

下面这张图把两类方案在六个可量化维度上放在一起比较。注意：高速信号数量并没有因为合封而减少，减少的是走线长度和器件数。

1.2 封装、球数与机械规格

eMCP 沿用的是 JEDEC 标准的 FBGA 封装族。封装外形尺寸（11.5 × 13.0 mm）在代际之间保持了延续性，但球数与 ball map 完全不同，这是最容易踩的坑。

下图给出 eMCP 的内部架构：两颗 die、两套总线、一套公共地，以及它们与 SoC、PMIC 的连接关系。

1.3 球位分区与引脚定义

254-ball 的球位大体可以按功能切分为六个区域。下面的分区图只用于建立空间概念，不可作为布线依据。

eMMC 侧引脚

eMMC 侧是完全标准的 MMC 接口，与独立 eMMC 芯片的定义一致，只是引脚名常带后缀（如 CLKm、DAT0m）以区别于 DRAM 侧。

LPDDR4X 侧引脚

LPDDR4X 采用 2 通道 × 16 bit 组织，每个通道有独立的时钟、命令地址、片选、时钟使能和数据总线。原理图上 A / B 通道必须按 SoC 参考设计一对一连接，不允许为布线方便交换 A/B 通道或交换 byte lane——这类错误 ERC 查不出来，但会导致训练直接失败。

NC / DNU / VSF / RFU 引脚的处理

合封器件因为 die 组合多样，球位表里常出现大量非功能引脚。处理原则如下，务必逐条对照所选型号的 datasheet：

• NC（No Connect）：封装内无连接。PCB 上可悬空，也可走线（但不要接任何网络）。
• DNU（Do Not Use）：内部可能有用但对外禁止连接，必须悬空，禁止接到任何电源、地或信号。
• VSF（Vendor Specific Function）：厂商自定义功能脚。该端子不应有外部电气连接，但可走线以便测试访问。
• RFU（Reserved for Future Use）：预留，按 datasheet 要求处理，通常悬空或接指定电平。

1.4 关键电气参数速查

下表汇总 eMCP 设计中被引用频率最高的参数。所有数值均为典型/常见值，以所选型号的正式 datasheet 为准。

2 · 接口与工作模式

eMCP 的两条总线在协议层毫无关系，但在物理层共用一块基板、共用一组地、共用同一个散热路径。理解「哪些要隔离、哪些要协同」，是后面所有设计决策的基础。

2.1 eMMC 侧：总线宽度与速率档位

eMMC 侧的速率档位与独立 eMMC 完全一致。上电后总线默认 1-bit + 兼容速率，由主机通过一系列命令逐步提速。

2.2 LPDDR4X 侧：双通道架构与 byte lane

LPDDR4X 每个 die 内含两个独立通道（A / B），每通道 16 bit 数据宽度、8 个 Bank、16n 预取。对外表现为两组几乎对称的信号：每通道有自己的 CK、CKE、CS、CA[5:0]、DQ[15:0]、DQS[1:0]、DMI[1:0]。

等长与布局的基本单元是 byte lane（8 位数据 + 一对 DQS + 一位 DMI），四个 byte lane 各自独立约束，互不参考。命令地址组则以各自的 CK 为参考。

2.3 两条总线如何互相干扰

协议独立不等于电气独立。实际项目中观测到的耦合有三条路径：

• 共地阻抗耦合（最主要）：eMMC 与 DRAM 的 VSS 在封装内连通。DRAM 全速读写时的同步开关噪声（SSN）会通过共地阻抗抬升 eMMC 的地参考，表现为 eMMC 在高负载下偶发 CRC 或命令超时。对策：保证封装下方有完整、低阻抗的地平面，并按 §6.5 布置足够的地去耦与地过孔。
• 电源瞬态耦合：若 VCCQ（1.8 V）与 VDD1（1.8 V）共用了同一路 PMIC 输出而未做隔离，DRAM 的瞬态电流会直接调制 eMMC 的 I/O 电源。对策：即使电压相同，也用磁珠或独立 LDO 隔离，各自保留去耦网络。
• 空间串扰：eMMC 总线（单端、最高 200 MHz）与 DRAM 总线（最高 2133 MHz）在扇出区距离很近。对策：在 Layout 上把两侧信号按 §6.3 分区，eMMC 信号与 DRAM 信号之间留出隔离带与地过孔墙。

2.4 性能与热的耦合

eMMC 侧与 DRAM 侧都达到标称峰值时，封装总功耗是该器件热设计的最坏工况。实际产品中这两者同时满负荷的场景（例如大文件连续写入 + 内存带宽跑满）确实存在，因此热设计必须按叠加功耗核算，而不是按单侧峰值。

3 · 电源系统设计

eMCP 有五路需要单独设计的电源。电源设计的目标不是「电压对了就行」，而是三件事：上电斜升顺序满足器件要求、休眠期间该保持的不能掉、瞬态下电压不跌出窗口。这三条任何一条不满足，都会表现为「低温/高温偶发死机」这类极难定位的问题。

3.1 五路电源域与 PMIC 分配

五路电源的划分、来源与合并灵活性如下图所示。

3.2 上电时序与斜率要求

eMCP 内部两个器件的上电要求需要同时满足。其中 DRAM 侧的要求更严格，是时序设计的约束主体。

DRAM 侧（LPDDR4X）上电硬性要求

• 斜升顺序：VDD1 须早于或与 VDD2 同时斜升；VDD2 须早于或与 VDDQ 同时斜升。Ta 之后需满足：VDD1 > VDD2 − 200 mV，且 VDD1 与 VDD2 均 > VDDQ − 200 mV。
• Ta 定义：任一电源首次达到 300 mV 的时刻。Ta → Tb（所有电源与参考电压进入规定范围）的时间间隔不得超过 20 ms。
• RESET_n：上电期间建议保持低电平（≤ 0.2 × VDD2），器件输出保持高阻；Tb 之后至少保持 tINIT1。
• CKE：电压斜升期间必须保持低电平；时钟需在 CKE 拉高之前稳定 tINIT2。
• ODT 输入：CKE 被注册为高之前，ODT 必须静态保持高或低，直到包含 tZQINIT 在内的上电初始化序列结束。
• 地偏移：任意 VSS / VSSQ / VSSCA 引脚之间的电压差不得超过 100 mV。

eMMC 侧上电要求

• VCC 与 VCCQ 可独立斜升，无严格先后顺序要求（以具体 datasheet 为准）。
• 上电后需等待规定时间再发第一条命令；初始化时钟频率须 ≤ 400 kHz。
• 若使用硬件复位（RESETm），需先通过 ECSD[162] 使能该功能，否则该引脚无效。

PMIC 侧的落地做法

1. 把五路电源按上表中的归属分成「eMMC 组」与「DRAM 组」，分别接到 PMIC 的不同通道，并确认 PMIC 的默认使能顺序与时序要求一致。
2. 检查 PMIC 各通道的软启动时间（soft-start），确保从 300 mV 到目标值的时间落在器件要求的斜率范围内；斜率过快会产生大的涌入电流，过慢则可能超出 20 ms 窗口。
3. 把 DRAM 侧的 RESET_n 与 CKE 接到 SoC 的专用控制脚，并在原理图上标注「上电默认低」，必要时加下拉电阻（RESET_n）以保证 PMIC 未就绪时不会误释放。
4. 若平台支持，用 PMIC 的 PGOOD 信号做级联使能：VDD1 ready → VDD2 enable → VDDQ enable，用硬件保证顺序而不是依赖软件。
5. 在原理图上把每一路电源的去耦电容、反馈点、测试点一次画全，避免 Layout 阶段临时补件导致位置不佳。

3.3 掉电与休眠保持

掉电时序是上电时序的镜像，但工程上更容易被忽略——因为「关机」通常被认为是不需要设计的。实际上不受控掉电是现场数据损坏的主要来源之一。

下电要求

• 下电期间同样要维持低电压轨不先于高电压轨跌落的原则（与 UFS 的 VCCQ2 > VCCQ − 200 mV 属同一类规则）。
• 下电过程中 RESET_n 与时钟须保持在 VSS 与电源之间的合法电平，不能出现悬空或高于电源的电平。
• 下电前必须确保 eMMC 没有正在进行的写入/擦除操作；系统层应先完成 flush 与缓存回写。
• 应避免不受控掉电。若产品存在电池可插拔、外部供电可突然断开的场景，需要额外的掉电检测与紧急保存机制。

3.4 去耦与旁路电容布置

去耦电容的位置比容值更重要。合封器件的电源球数量有限且集中在特定区域，去耦电容必须放在器件背面的对应位置，通过最短路径连到电源球与地。

3.5 电源完整性：纹波、瞬态与平面

• 纹波目标：VDDQ（0.6 V）建议控制在 ±2% 以内（约 ±12 mV）；VDD2 与 VDD1 建议 ±3% 以内；VCC 与 VCCQ 建议 ±5% 以内。以器件 datasheet 与 SoC 电源设计指南的更严者为准。
• 平面完整性：每条电源轨在封装下方应有相对完整的铜皮区域，避免被信号过孔打成筛子。若必须开槽，需评估回流路径。
• 地优先：在层数紧张时，牺牲电源平面也要保住完整的地平面。地是所有高速信号的回流路径，也是抑制共地噪声的唯一手段。
• 过孔数量：每个电源/地球至少对应一个过孔；电源球密集处应使用过孔阵列降低阻抗与热阻。
• 测量点：每条电源轨预留一个可测量的测试点（建议放在背面电容两端），便于 Bring-up 阶段用示波器实测纹波与斜升顺序。

4 · 典型应用电路

eMCP 的原理图本身并不复杂——大部分工作是「按对」：引脚按对、电平按对、上下拉按对、电源域按对。本章给出每一侧的参考电路与元件取值，以及那些容易被忽略的细节。

4.1 系统互连总览

下图是完整的系统连接关系：SoC 的两组控制器分别连到 eMCP 的两个区域，PMIC 提供五路电源，去耦电容集中在器件背面。

4.2 eMMC 侧参考电路

eMMC 侧的外部元件很少，但每一个都有明确作用。

逐项说明

• CMDm 上拉：CMD 在初始化阶段工作在开漏模式，必须有上拉才能输出高电平。典型取值 10 kΩ（范围 4.7 kΩ ~ 100 kΩ，取决于总线电容与速率）。若 SoC 侧已集成可编程上拉且默认使能，可省略外部电阻。
• DAT0~7m 上拉：DAT0 在器件忙时会被拉低作为忙指示，必须上拉。其余数据线在部分设计中可不上拉，但保守做法是全部上拉，代价只是几颗电阻；高速模式下上拉过强会增加边沿时间，因此不建议用小于 4.7 kΩ 的阻值。
• DS 不上拉：DS 是器件在 HS400 模式下返回给主机的选通信号，属于单向输出，上拉或串阻都会破坏波形，应直接连接。
• CLKm 串阻：0 ~ 33 Ω 的源端串阻用于抑制过冲与振铃。具体取值需要结合实际走线与 SoC 驱动能力，建议原理图预留 0 Ω 位置，Bring-up 时用示波器实测后确定。
• VDDIm 旁路电容：典型 1.0 µF，紧靠引脚放置。该引脚不是电源输入，接任何其他电压都可能损坏器件。
• RESETm：eMMC 的硬件复位功能默认是关闭的，需要先写 ECSD 字节 [162] 的 bit[1:0] = 0x1 使能，之后该引脚才生效。原理图阶段确认 SoC 侧驱动方式（推挽或开漏）与默认电平即可。

4.3 LPDDR4X 侧参考电路

DRAM 侧的外部元件更少，几乎只有电阻与电容，但ZQ 与 ODT_CA 的连接方式是硬性的，接错就无法训练。

4.4 原理图设计检查要点

• 电源网络命名：把 eMMC 与 DRAM 的电源分开命名（例如 VCC_EMMC、VCCQ_EMMC、VDD1_DRAM、VDD2_DRAM、VDDQ_DRAM），避免 Layout 与调试时混淆。
• 信号命名：DRAM 信号名应包含接口、信号、序号与通道，例如 LPDDR4_DQ0_A、LPDDR4_DQS0_T_A。这样 PCB 工程师可以直接按命名建立 byte lane 约束组。
• 差分对标记：CK_t/c 与 DQS_t/c 必须在原理图阶段就标记为差分对，并带入 PCB 约束。
• NC 与 DNU：建库时逐球核对类型，禁止批量赋值。
• 测试点：五路电源各留一个测试点；eMMC 的 CLK 与 CMD、DRAM 的 CK 与 DQS 建议在背面留可探测的过孔（见 §9）。