0 · 文档说明

适用范围

• 本文针对 DDR2 SDRAM（Double Data Rate 2，JEDEC JESD79-2） 的硬件电路设计，覆盖 DDR2-400 至 DDR2-1066 全部速率等级、256 Mb ~ 4 Gb 单颗容量、x4 / x8 / x16 位宽。
• 适用对象：SoC / FPGA / ASIC 外接 DDR2 颗粒的板级设计，以及使用 DDR2 SODIMM（200 pin）/ UDIMM（240 pin） 的工控、网络、视频、电力、医疗与存量设备维护场景。
• 内容包含：代际对比、封装球位、电气参数、命令与模式寄存器、电源与去耦、上电时序、典型原理图（内联 SVG）、拓扑与端接、PCB Layout、信号完整性、ESD 与可靠性、焊接生产、故障排查、检查清单与 BOM。
• 不包含：内存控制器 RTL 实现、DRAM 内核工艺、内存条 SPD 完整字节表。所有寄存器位定义、时序数值与封装尺寸一律以目标型号 datasheet 与主控 DDR 控制器设计指南为准。

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1 · 器件基础

1.1 代际规格对比

DDR2 相对 DDR 的本质变化是：4n 预取 + 1.8 V SSTL_18 + 片内 ODT + 差分 DQS + posted CAS。理解这四点，就理解了 DDR2 与前后代际之间的所有电路差异。

DDR2 速率等级与容量组织

1.2 封装与球位定义

1.3 关键电气参数

2 · 接口与协议

2.1 信号定义

2.2 4n 预取与带宽计算

DDR2 的 DRAM 内核阵列工作频率只有外部数据速率的 1/4：内核一次读出 4 × 数据位宽的数据送进 I/O 锁存器，再由差分时钟 CK 的上下沿分 4 次（2 个 CK 周期）送出。这就是 4n 预取，也是 DDR2 能在不提高内核频率的前提下把速率做到 1066 MT/s 的原因，同时它直接决定了最小突发长度只能是 4。

带宽计算公式

理论峰值带宽（Byte/s）= 数据速率（MT/s）× 总线位宽（bit）/ 8

DDR2-800，16 bit 单颗粒：800 × 16 / 8 = 1600 MB/s
DDR2-800，32 bit（两片 x16）：800 × 32 / 8 = 3200 MB/s
DDR2-800，64 bit（DIMM）：  800 × 64 / 8 = 6400 MB/s  ← PC2-6400 命名来源
DDR2-667，64 bit（DIMM）：  667 × 64 / 8 ≈ 5333 MB/s  ← PC2-5300 命名来源

实际可用带宽 = 理论峰值 × 总线效率
总线效率典型 60% ~ 75%，折损来自：
  · 刷新开销：每 tREFI = 7.8 µs 一次 AUTO REFRESH，每次占用约 tRFC = 127.5 ns
              → 开销 ≈ 127.5 / 7800 ≈ 1.6%（1 Gb 颗粒，DDR2-800）
  · 读写总线转向：每次写→读需 tWTR = 7.5 ns（3 tCK），读→写需 bus turnaround
  · 行激活冲突：同一 bank 内行切换需 PRE + ACT，合计 tRP + tRCD ≈ 25 ns
  · 写恢复 tWR = 15 ns（6 tCK）占用总线
  · Bank 冲突与 tFAW 窗口限制（35 ns 内最多 4 次 ACT）

经验取值：顺序大块读写 70%~80%；随机小块访问 40%~55%；读写混合 50%~60%。

2.3 模式寄存器组（MR / EMR / EMR2 / EMR3）

DDR2 共 4 个模式寄存器，通过 MRS / EMRS 命令配合 BA1/BA0 选择：BA=00 → MR、BA=01 → EMR(1)、BA=10 → EMR(2)、BA=11 → EMR(3)。

MR（Mode Register，BA1:BA0 = 00）

EMR / EMR(1)（Extended Mode Register 1，BA1:BA0 = 01）

EMR(2) 与 EMR(3)

// DDR2-800（tCK = 2.5 ns）典型模式寄存器取值，CL = 5，BL = 8，WR = 6 tCK，AL = 4
//
// MR (BA=00) 位图： A12 | A11 A10 A9 | A8 | A7 | A6 A5 A4 | A3 | A2 A1 A0
//                   PD  |    WR      | DLL| TM |    CL    | BT |    BL
//   取值：           0  |  1  0  0   | 1  | 0  | 1  0  1  | 0  | 0  1  1
//                       |   = 6      |复位| 正常|   = 5    |顺序|   = 8
//   → 0 1001 0101 0011b = 0x953      （步骤 10：DLL 复位阶段）
//   → 0 1000 0101 0011b = 0x853      （步骤 13：A8 = 0，解除 DLL 复位）
//
// EMR (BA=01) 位图： A12 | A11 | A10  | A9 A8 A7 | A6 | A5 A4 A3 | A2 | A1 | A0
//                    Qoff| RDQS| DQS# |   OCD    |Rtt1|    AL    |Rtt0| DIC| DLL
//   取值：            0  |  0  |  0   | 0  0  0  | 1  | 1  0  0  | 0  | 1  | 0
//                        |     |使能  |  退出    |     |   = 4    |     |减弱| 使能
//   → Rtt = A6:A2 = 10 → 150 Ω（点对点单 rank 写时端接）
//   → 0 0000 0110 0010b = 0x062
//
//   若 T 分支双片（两个负载）改用 75 Ω：A6 = 0，A2 = 1
//   → 0 0000 0010 0010b | A2 → 0x022 + A2 置 1 → 0x026
//
// EMR2 (BA=10) = 0x000（A7 = 0，常规温区）
// EMR2 (BA=10) = 0x080（A7 = 1，扩展温区，>85 ℃ 时刷新率加倍）
// EMR3 (BA=11) = 0x000
//
// 注意：以上位定义为通用 DDR2 约定，不同厂商/容量可能存在保留位差异，
//       投板前必须用目标型号 datasheet 的 "Mode Register Definition" 表逐位核对。

2.4 命令真值表

CKE(n−1) 表示上一个时钟上升沿时的 CKE 状态，CKE(n) 表示当前状态。CS#/RAS#/CAS#/WE# 为 L 时表示对应信号为低电平。

2.5 突发长度、Posted CAS 与 Additive Latency

DDR2 取消了 BL=2，只支持 BL = 4 与 BL = 8（4n 预取的必然结果）。写入时若只需 4 字节，可用 DM 屏蔽后 4 拍，或由主控配置为 BC4（部分主控支持"突发截断"）。

Posted CAS 是 DDR2 相对 DDR 的关键改进：读/写命令可以在 ACTIVATE 之后提前发出，中间插入的 AL 个时钟周期用于掩盖 tRCD，从而避免总线气泡。此时：

RL（读延迟）= AL + CL          // Read 命令 → 第一个数据出现在 DQ 上
WL（写延迟）= AL + CL − 1      // Write 命令 → 第一个数据必须送到 DQ 上（DDR2 比 RL 少 1 拍）

DDR2-800，CL = 5，AL = 4 的时序序列（单位：tCK）：
  t = 0   ：ACTIVATE（行激活，tRCD = 5）
  t = 1   ：READ（Posted CAS 已发出，实际由 DRAM 内部延迟到 t = 5 才真正读阵列）
  t = 5   ：tRCD 满足，DRAM 开始读阵列
  t = 1+9 = 10 ：第一个数据出现在 DQ（RL = AL + CL = 4 + 5 = 9）
  t = 13  ：BL = 8 的 4 个数据节拍传完（8 bit / 上下沿 / 16 bit 总线 → 4 拍）

AL 取值规则：
  · AL 必须 ≤ CL − 1（否则内部冲突）
  · 推荐 AL = CL − 1（DDR2-800 CL=5 → AL=4；DDR2-667 CL=5 → AL=4）
  · AL = 0 即"关闭 posted CAS"，等价于 DDR 的普通工作方式，总线效率下降约 15%~25%
  · AL 与 CL 必须在 MR（CL）与 EMR（AL）中分别配置，且必须一致，否则读写时序整体错位

2.6 读写操作的 DQS 时序关系

这是 DDR2 时序的核心，也是布线与训练的直接依据：

• 写操作（DQS 由 SoC 发出）：DQS 的边沿对准 DQ 数据位的中心，即"中心对齐（center-aligned）"。DRAM 用 DQS 边沿锁存 DQ，因此 SoC 必须保证 DQS 跳变落在 DQ 眼图中央，容差由 tDS / tDH 约束。
• 读操作（DQS 由 DRAM 发出）：DQS 的边沿与 DQ 位边界对齐，即"边沿对齐（edge-aligned）"。SoC 内部必须把 DQS 移相约 90°（1/4 个 tCK） 后再去采样 DQ，这一步由控制器的 DQS gating + delay line（读捕获窗口训练） 完成。
• DDR2 没有 write leveling，所以写方向 DQS 与 CK 之间的偏斜只能靠 PCB 走线等长 补偿，无法由硬件自动校准。

关键 DQS / DQ 时序参数

3 · 电源设计

3.1 电源域与容差

DDR2 一共有 5 个电源相关网络：VDD、VDDQ、VDDL、VREF、VTT。前三者是 1.8 V 供电源，VREF 是基准，VTT 是端接电源且必须能双向供电流。

3.2 去耦电容配置

3.3 上电初始化时序

DDR2 上电必须严格按 JEDEC JESD79-2 的顺序执行。任意一步跳过，轻则 DLL 不锁定、数据错误，重则器件不响应。

// DDR2 SDRAM 上电初始化序列（JEDEC JESD79-2；最终以主控 DDR 控制器设计指南为准）
//
// 步骤 1：VDD / VDDQ / VDDL 同时上电，斜率单调且 ≤ 200 mV/µs（示例值）
//         VREF 跟随 VDDQ/2；VTT 在 VDDQ 之后或同时建立，且任何时刻 VTT ≤ VDDQ
// 步骤 2：CKE 保持低电平（≤ 0.2 × VDDQ），ODT 保持无效
// 步骤 3：电源稳定后等待          tINIT1 = 200 µs        （对比：DDR3 为 500 µs）
// 步骤 4：CK/CK# 必须在 CKE 拉高前已稳定翻转 ≥ 10 ns（或 5 × tCK，取大者）
// 步骤 5：CKE 拉高，发 NOP / DESELECT，等待  tINIT2 = 400 ns
// 步骤 6：PRECHARGE ALL                       （A10 = 1，BA = X）
// 步骤 7：EMRS(EMR2)：BA[1:0] = 10，A[12:0] = 0x000     // 常规温区；高温用 0x080
// 步骤 8：EMRS(EMR3)：BA[1:0] = 11，A[12:0] = 0x000     // 保留位全部清零
// 步骤 9：EMRS(EMR)： BA[1:0] = 01，A0 = 0              // 使能 DLL
//步骤 10：MRS：      BA[1:0] = 00，A8 = 1              // DLL 复位，同时写 CL/BL/WR
//步骤 11：PRECHARGE ALL
//步骤 12：AUTO REFRESH × 2（间隔 ≥ tRFC，部分器件要求 8 次）
//步骤 13：MRS：      A8 = 0                            // 解除 DLL 复位，写入最终 CL/BL/WR
//步骤 14：EMRS(EMR)：A[9:7] = 111                      // OCD 默认值（OCD calibration default）
//步骤 15：EMRS(EMR)：A[9:7] = 000                      // OCD 退出，保持校准结果
//        [可选] 完整 OCD 校准流程：
//          Drive(1) = 001 → Drive(0) = 010 → Adjust = 100 → Exit = 000
//步骤 16：等待 tDLLK = 200 × tCK 完成 DLL 锁定
//        DDR2-800：200 × 2.5 ns = 500 ns；DDR2-1066：200 × 1.875 ns = 375 ns
//步骤 17：[可选，推荐] ZQCL（A10 = 1），等待 tZQCL ≥ 128 × tCK（DDR2-800 = 320 ns）
//步骤 18：进入正常操作，按 tREFI ≤ 7.8 µs（≤ 85 ℃）周期性发 AUTO REFRESH
//
// 关键间隔：
//   tMRD  = 2 × tCK        两个 MRS / EMRS 命令之间的最小间隔
//   tDLLK = 200 × tCK      DLL 锁定时间，期间不能发除 NOP/DES 外的任何命令
//   tZQCL = 128 × tCK      ZQ 长校准（ZQCL）；短校准 ZQCS = 64 × tCK
//   tRFC                   每次 AUTO REFRESH 的周期（1 Gb ≈ 127.5 ns）
//   tINIT1 / tINIT2        200 µs / 400 ns
//
// 掉电顺序（必须遵守）：
//   1) 停止所有访问，发出 PRECHARGE ALL，等待 tRP
//   2) 若需保持数据：进入 Self Refresh（CKE 拉低 + REFRESH），然后才能关 VTT 与 VDDQ
//   3) 若不需保持数据：CKE 拉低 → 关 VTT → 关 VDDQ → 关 VDD
//   4) 任何时刻 VDD / VDDQ 的压差不得超过 0.3 V

3.4 掉电与自刷新

3.5 功耗估算与热设计

// DDR2 功耗估算方法（以 2 颗 x16、DDR2-800、32 bit 总线为例）
//
// 一、器件电流（全部取自 datasheet 的 IDD 表，下列为典型量级，务必以实测型号为准）
//   IDD0  ：激活待机（所有 bank 已激活并预充电）      约  80 ~ 100 mA / 颗
//   IDD1  ：单 bank 激活，读写交替                    约 120 ~ 160 mA / 颗
//   IDD4R ：连续读                                    约 170 ~ 220 mA / 颗
//   IDD4W ：连续写                                    约 190 ~ 240 mA / 颗
//   IDD5B ：自动刷新（峰值）                          约 180 ~ 230 mA / 颗
//   IDD6  ：自刷新（25 ℃ / 85 ℃）                    约   4 ~ 25 mA / 颗
//   IDD7  ：所有 bank 全速读写（最恶劣）               约 260 ~ 380 mA / 颗
//
// 二、器件功耗
//   P_device = VDD × IDD
//   2 颗 × IDD7 = 320 mA → P = 1.8 V × 0.64 A ≈ 1.15 W
//
// 三、ODT 端接功耗（数据组，写操作期间）
//   单根 DQ 被拉低时：I = VTT / Rtt = 0.9 / 75 ≈ 12 mA；P = VTT² / Rtt ≈ 10.8 mW
//   16 DQ + 2 DQS 对 + 2 DM ≈ 20 根线，按 50% 占空比：
//   P_ODT ≈ 20 × 10.8 mW × 0.5 ≈ 108 mW
//
// 四、VTT 并联端接功耗（地址/命令/控制，常开）
//   端接电阻 50 Ω，25 根线（A0~A13 14 根 + BA 3 根 + RAS#/CAS#/WE# 3 根 + CKE/CS#/ODT 3 根 + 时钟 2 根）
//   最恶劣（全部为低）：I = 25 × 0.9 / 50 = 450 mA；P = 0.9 × 0.45 ≈ 405 mW
//   典型（约 50% 为低）：P ≈ 200 mW
//   → VTT 稳压器至少要按 ±450 mA 的双向能力选型，留 2 倍余量取 1 A 以上
//
// 五、总功耗估算
//   P_total ≈ P_device + P_ODT + P_VTT + P_controller_io
//           ≈ 1.15 W + 0.11 W + 0.41 W + 0.30 W ≈ 1.97 W（最恶劣工况）
//
// 六、热设计
//   · DDR2 FBGA 的 θJA 典型 40 ~ 60 ℃/W（取决于铺铜与过孔，datasheet 会给出 θJA / θJB）
//   · 单颗按 0.6 W、θJA = 50 ℃/W 估算：ΔT ≈ 0.6 × 50 = 30 ℃
//   · 环境温度 55 ℃ → 壳温约 85 ℃，已到商用级上限，必须优化散热
//   措施：
//   a) 器件下方地平面完整铺铜，每颗器件至少 9 个地过孔（阵列式）直连主地
//   b) 顶层/底层在 BGA 区域做大面积 1.8 V 与地铺铜，兼作散热
//   c) 高功耗场景加导热垫连到机壳或散热片（注意 FBGA 表面平整度）
//   d) 固件层面：空闲时进入 Precharge Power-Down，长期待机进入 Self Refresh
//   e) 温度监控：在颗粒附近布 NTC 或读取主控内部温度传感器，
//      超过 85 ℃ 时切换 EMR2 的 SRF 位使刷新率加倍

4 · 典型应用电路

4.1 单颗 x16 点对点（16 bit 总线）

这是 DDR2 最简洁、SI 最好的应用形态：一颗 x16 颗粒直接挂在 SoC 的 DDR2 控制器上，数据组点对点，地址/命令/控制单负载 + 末端 VTT 端接。

逐网络说明表（单颗 x16）

4.2 两片 x16 拼接 32 位总线

32 位是 DDR2 在嵌入式 SoC 上最常见的配置。要点：数据组各片独立点对点（不共享），地址/命令/控制与时钟共享并做对称 T 分支。

两片方案的逐网络说明

4.3 端接方式、VREF、ZQ 与去耦细节

VREF 设计要点

ZQ 与 OCD 校准要点

• ZQ 电阻：240 Ω ±1%，低温漂（≤ 100 ppm/℃），封装建议 0603 及以上以保证功率与精度；走线 ≤ 200 mil，两侧铺地屏蔽，不得与其他信号共用过孔。
• ZQCL（长校准）：上电初始化后执行一次，耗时 tZQCL ≥ 128 tCK（DDR2-800 = 320 ns）。在校准完成前不得发读写命令。
• ZQCS（短校准）：温度或电压大幅变化后执行，耗时 ≥ 64 tCK，可按 tREFI 周期穿插执行。
• OCD 校准：可选的片外驱动阻抗校准（Drive(1) → Drive(0) → Adjust → Exit）。多数设计只执行"默认值（111）→ 退出（000）"两步；若主控支持且保留了 OCD 校准流程，可获得更精确的输出阻抗与更好的眼图。
• DLL 与 OCD 的关系：DLL 负责 DQS 相对 CK 的相位，OCD/ZQ 负责输出阻抗与 ODT 阻值，两者独立，缺一都会导致时序/电平劣化。
• 注意 部分 FBGA-60 精简封装不引出 ZQ 球，此时无法做 OCD/ZQ 校准，输出阻抗与 ODT 精度依赖器件内部默认值，Layout 时应当更保守（缩短走线、减小容性负载）。